Organization
School of Engineering Assistant Professor
Title
Assistant Professor
External link
SHIMODA MASAYUKI
Education
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Institute of Science Tokyo
2022.4 - 2024.12
-
Tokyo Institute of Technology
2018.4 - 2020.3
-
Tokyo Institute of Technology
2016.4 - 2018.3
Research History
-
Institute of Science Tokyo Information and Communications Engineering Assistant Professor
2025.1
Country：Japan
Professional Memberships
-
IEEE
2025.1
-
IPSJ
2024.5 - 2025.10
-
IEICE
2024.4
Committee Memberships
-
APCCAS 2026 Technical Program Committee Secretary
2025.12 - 2026.10
-
電子情報通信学会 VLSI設計技術研究会 専門委員
2025.6
-
ASP-DAC 2026 Technical Program Committee
2025.5
Papers
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Source-position-dependent transmission cross coefficient formula including polarization and mask three-dimensional effects in high-numerical-aperture extreme ultraviolet lithography Reviewed
Hiroyoshi Tanabe, Moe Sugiyama, Masayuki Shimoda, Atsushi Takahashi
Journal of Micro/Nanopatterning, Materials, and Metrology 25 ( 03 ) 2026.5
-
STCC formula including polarization and M3D effects in high-NA EUV lithography
Hiroyoshi Tanabe, Moe Sugiyama, Masayuki Shimoda, Atsushi Takahashi
Optical and EUV Nanolithography XXXIX 15 - 15 2026.4
-
EUV M3D parameter prediction of curvilinear mask patterns by convolutional neural networks
Moe Sugiyama, Masayuki Shimoda, Hiroyoshi Tanabe, Atsushi Takahashi
DTCO and Computational Patterning V 52 - 52 2026.4
-
Flow-Based Compact Droplet Routing Algorithm for MEDA-Based DMFB Reviewed
Emuun Purevdagva, Masayuki Shimoda, Satoshi Tayu, Atsushi Takahashi
2025 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS) 1 - 5 2025.10
-
Mask 3D Parameter Prediction in EUV Lithography by Convolutional Neural Network Reviewed
Atsushi Takahashi, Moe Sugiyama, Masayuki Shimoda, Hiroyoshi Tanabe
2025 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS) 1 - 4 2025.10
-
Rigorous electromagnetic simulator for extreme ultraviolet lithography and convolutional neural network reproducing electromagnetic simulations Reviewed
Hiroyoshi Tanabe, Masayuki Shimoda, Atsushi Takahashi
Journal of Micro/Nanopatterning, Materials, and Metrology 24 ( 02 ) 2025.5
-
A Novel Data Representation Towards Efficient FPGA-based Quantum Computer Simulation. Reviewed
Haruhiko Hasegawa, Masayuki Shimoda, Hiroki Nakahara, Takefumi Miyoshi
ISMVL 117 - 122 2025
-
Gap Channel Routing with Fixed Wires. Reviewed
Masayuki Shimoda, Atsushi Takahashi 0001, Kosuke Yanagidaira, Mikiko Hirai, Toshikazu Watanabe, Toshimitsu Iwasawa, Chikaaki Kodama
ISCAS 1 - 5 2025
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UEO Channel Routing Algorithm to Alleviate Local Congestion for Generalized Channels Reviewed
Zezhong WANG, Hiroto NAKAYAMA, Masayuki SHIMODA, Atsushi TAKAHASHI, Kosuke YANAGIDAIRA, Chikaaki KODAMA
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences 2025
-
SDG Channel Routing to Minimize Wirelength for Generalized Channel. Reviewed
Zezhong Wang, Masayuki Shimoda, Atsushi Takahashi 0001
IEICE Trans. Fundam. Electron. Commun. Comput. Sci. 108 ( 3 ) 500 - 508 2025
-
Gridless Gap Channel Routing with Variable-Width Wires. Reviewed
Masayuki Shimoda, Atsushi Takahashi 0001
IEICE Trans. Fundam. Electron. Commun. Comput. Sci. 108 ( 3 ) 517 - 524 2025
-
Gridless Gap Channel Routing to Minimize Wirelength Reviewed
Masayuki Shimoda, Atsushi Takahashi
IPSJ Transactions on System and LSI Design Methodology 2025
-
A Table Look-Up Based Quantum Simulation Accelerator on an FPGA Reviewed
Haruhiko Hasegawa, Masayuki Shimoda, Hiroki Nakahara, Takefumi Miyoshi
2024 International Conference on Field Programmable Technology (ICFPT) 1 - 2 2024.12
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BCA Channel Routing to Minimize Wirelength for Generalized Channel Problem. Reviewed
Zezhong Wang, Masayuki Shimoda, Atsushi Takahashi 0001
IEEE International Symposium on Circuits and Systems(ISCAS) 1 - 5 2024
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Wirelength Minimization by Gap Swap-Flip in Gridless Gap Channel Routing. Reviewed
Masayuki Shimoda, Atsushi Takahashi 0001
ISOCC 213 - 214 2024
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Takafumi Tanaka, Masayuki Shimoda
Journal of Optical Communications and Networking 15 ( 12 ) 1019 - 1019 2023.12
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FPGA-Based Inter-layer Pipelined Accelerators for Filter-Wise Weight-Balanced Sparse Fully Convolutional Networks with Overlapped Tiling. Invited Reviewed
Masayuki Shimoda, Youki Sada, Hiroki Nakahara
Journal of Signal Processing Systems 93 ( 5 ) 499 - 512 2021
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Masayuki Shimoda, Takafumi Tanaka
European Conference on Optical Communication(ECOC) 1 - 4 2021
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Takafumi Tanaka, Masayuki Shimoda
European Conference on Optical Communication(ECOC) 1 - 4 2021
-
Masayuki Shimoda, Takafumi Tanaka
26th Optoelectronics and Communications Conference M4B.3 - M4B.3 2021
-
Fast Monocular Depth Estimation on an FPGA. Reviewed
Youki Sada, Naoto Soga, Masayuki Shimoda, Akira Jinguji, Shimpei Sato, Hiroki Nakahara
2020 IEEE International Parallel and Distributed Processing Symposium Workshops 143 - 146 2020
-
Masayuki Shimoda, Youki Sada, Ryosuke Kuramochi, Shimpei Sato, Hiroki Nakahara
IEICE Transactions on Information & Systems 103-D ( 12 ) 2463 - 2470 2020
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An FPGA-based Fine Tuning Accelerator for a Sparse CNN. Reviewed
Hiroki Nakahara, Akira Jinguji, Masayuki Shimoda, Shimpei Sato
Proceedings of the 2019 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays(FPGA) 186 - 186 2019
-
An FPGA Implementation of Real-Time Object Detection with a Thermal Camera. Reviewed
Masayuki Shimoda, Youki Sada, Ryosuke Kuramochi, Hiroki Nakahara
29th International Conference on Field Programmable Logic and Applications(FPL) 413 - 414 2019
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A Dataflow Pipelining Architecture for Tile Segmentation with a Sparse MobileNet on an FPGA. Reviewed
Youki Sada, Masayuki Shimoda, Akira Jinguji, Hiroki Nakahara
International Conference on Field-Programmable Technology(FPT) 267 - 270 2019
-
Masayuki Shimoda, Youki Sada, Hiroki Nakahara
Applied Reconfigurable Computing - 15th International Symposium(ARC) 371 - 386 2019
-
Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara
IEICE Transactions on Information & Systems 102-D ( 5 ) 1020 - 1028 2019
-
Many Universal Convolution Cores for Ensemble Sparse Convolutional Neural Networks. Reviewed
Ryosuke Kuramochi, Youki Sada, Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara
13th IEEE International Symposium on Embedded Multicore/Many-core Systems-on-Chip(MCSoC) 93 - 100 2019
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GUINNESS: A GUI Based Binarized Deep Neural Network Framework for Software Programmers. Reviewed
Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Masayuki Shimoda, Shimpei Sato
IEICE Transactions on Information & Systems 102-D ( 5 ) 1003 - 1011 2019
-
FPGA-Based Training Accelerator Utilizing Sparseness of Convolutional Neural Network. Reviewed
Hiroki Nakahara, Youki Sada, Masayuki Shimoda, Kouki Sayama, Akira Jinguji, Shimpei Sato
29th International Conference on Field Programmable Logic and Applications(FPL) 180 - 186 2019
-
A Tri-State Weight Convolutional Neural Network for an FPGA: Applied to YOLOv2 Object Detector Reviewed
Hiroki Nakahara, Masayuki Shimoda, Shimpei Sato
2018 International Conference on Field-Programmable Technology (FPT) 298 - 301 2018.12
-
A Demonstration of FPGA-Based You Only Look Once Version2 (YOLOv2) Reviewed
Hiroki Nakahara, Masayuki Shimoda, Shimpei Sato
2018 28th International Conference on Field Programmable Logic and Applications (FPL) 457 - 4571 2018.8
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Demonstration of Object Detection for Event-Driven Cameras on FPGAs and GPUs Reviewed
Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara
2018 28th International Conference on Field Programmable Logic and Applications (FPL) 461 - 4611 2018.8
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Power Efficient Object Detector with an Event-Driven Camera on an FPGA Reviewed
Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara
Proceedings of the 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies 1 - 6 2018.6
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All binarized convolutional neural network and its implementation on an FPGA Reviewed
Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara
2017 International Conference on Field Programmable Technology (ICFPT) 291 - 294 2017.12
-
A demonstration of the GUINNESS: A GUI based neural NEtwork SyntheSizer for an FPGA Reviewed
H. Nakahara, H. Yonekawa, T. Fujii, M. Shimoda, S. Sato
2017 27th International Conference on Field Programmable Logic and Applications (FPL) 1 - 1 2017.9
-
Koji OBOKATA, Genki ONIYANAGI, Kenta SATO, Masayuki SHIMODA, Hiroki CHIBA
Theory and Applications of GIS 24 ( 2 ) 115 - 124 2016.12
MISC
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A Note on 4-Layer U-shape Bottleneck Channel Routing
坂倉耀, 田湯智, 下田将之, 高橋篤司
電子情報通信学会技術研究報告(Web) 124 ( 400(VLD2024 103-140) ) 2025.3
-
Fast Droplet Routing Algorithm for MEDA-Based DMFB
PUREVDAGVA Emuun, 下田将之, 田湯智, 高橋篤司
電子情報通信学会技術研究報告(Web) 124 ( 400(VLD2024 103-140) ) 2025.3
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Global Routing for CBA-based 3D Flash Memory
下田将之, 高橋篤司, 柳平康輔, 平井美紀子, 渡邉寿和, 岩澤利光, 児玉親亮
電子情報通信学会技術研究報告(Web) 124 ( 329(VLD2024 76-102) ) 2025.1
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A Note on Mitigation of Local Congestion in Gap Channel Routing
朝永陽平, 下田将之, 高橋篤司
電子情報通信学会技術研究報告(Web) 125 ( 260(VLD2025 17-66) ) 2025
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倉持 亮佑, 佐田 悠生, 下田 将之, 佐藤 真平, 中原 啓貴
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 119 ( 371 ) 67 - 72 2020.1
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畳み込みニューラルネットワークを用いた単眼深度推定のFPGA実装について—An FPGA Implementation of Monocular Depth Estimation—VLSI設計技術
佐田 悠生, 下田 将之, 佐藤 真平, 中原 啓貴
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 119 ( 371 ) 73 - 78 2020.1
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下田 将之, 佐田 悠生, 中原 啓貴
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 118 ( 430 ) 25 - 30 2019.1
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特徴マップを空間分割したCNNのFPGAにおける小メモリ実装—Spatial-Separable Convolution : Low memory CNN for FPGA—VLSI設計技術
神宮司 明良, 下田 将之, 中原 啓貴
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 118 ( 457 ) 7 - 12 2019
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下田 将之, 佐藤 真平, 中原 啓貴
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117 ( 378 ) 7 - 11 2018.1
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中原 啓貴, 米川 晴義, 藤井 智也, 下田 将之, 佐藤 真平
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117 ( 221 ) 51 - 56 2017.9
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畳み込みニューラルネットワークの全2値化に関する一検討—Consideration of All Binarized Convolutional Neural Network
下田 将之, 藤井 智也, 米川 晴義, 佐藤 真平, 中原 啓貴
電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117 ( 153 ) 131 - 136 2017.7
Industrial property rights
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光パス設計装置、光パス設計方法及びプログラム
下田 将之, 田中 貴章
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通信経路探索装置、通信経路探索方法、及びプログラム
田中 貴章, 大原 拓也, 犬塚 史一, 小田 拓哉, 下田 将之
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光パス設計装置、光パス設計方法及びプログラム
田中 貴章, 大原 拓也, 犬塚 史一, 小田 拓哉, 下田 将之
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光パス設計装置、光パス設計方法及びプログラム
田中 貴章, 大原 拓也, 犬塚 史一, 小田 拓哉, 下田 将之
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情報処理システム、情報処理方法およびプログラム
小田 拓哉, 大原 拓也, 犬塚 史一, 田中 貴章, 下田 将之
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情報処理システムおよび情報処理方法
大原 拓也, 小田 拓哉, 犬塚 史一, 田中 貴章, 下田 将之
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通信システム、振分装置、データ振分方法及びプログラム
小田 拓哉, 大原 拓也, 犬塚 史一, 田中 貴章, 下田 将之
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情報処理システム、情報処理方法およびプログラム
大原 拓也, 小田 拓哉, 犬塚 史一, 田中 貴章, 下田 将之
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情報処理システム、接続制御方法およびプログラム
大原 拓也, 小田 拓哉, 犬塚 史一, 田中 貴章, 下田 将之
Awards
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【指導学生】優秀ポスター発表賞
2025.8 システムとLSIの設計技術研究会 MEDAバイオチップのための小面積液滴運搬アルゴリズムの提案
プレブダガバ エムン
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【指導学生】セッション特別賞
2025.8 システムとLSIの設計技術研究会 MEDAバイオチップのための小面積液滴運搬アルゴリズムの提案
プレブダガバ エムン
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優秀技術報告賞
2025.6 VLSI設計技術研究会 障害物を考慮したグリッドレス配線アルゴリズムの提案
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【指導学生】優秀技術報告賞
2025.3 VLSI設計技術研究会 MEDAバイオチップのための高速液滴運搬アルゴリズムの提案
プレブダガバ エムン
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Poster Award
2025.1 Asia and South Pacific Design Automation Conference (ASP-DAC) 2025 WIP Session Gap Channel Routing Algorithm
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Best Paper Runner-up Award
2019.10 IEEE International Symposium on Embedded Multicore Socs (MCSoC)
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Iron Award
2019.10 InnovateFPGA Global Design Contest (APJ Regional Competition)
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Young Researcher Presentation Award
2019.1 Filter-wise Pruning Approach to FPGA Implementation of Fully Convolutional Network for Semantic Segmentation
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若手奨励賞
2018.1 システム・アーキテクチャ研究会 全2値化畳み込みニューラルネットワークとその FPGA 実装について FPT2017 デザインコンテスト参加報告
Research Projects
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ハイブリッド接合を用いた3次元ICにおける低コスト化を実現する高密度配線手法の研究
Grant number：26K21189 2026.4 - 2029.3
日本学術振興会 科学研究費助成事業 若手研究
下田 将之
Grant type：Competitive
Grant amount：\4680000 （ Direct Cost: \3600000 、 Indirect Cost：\1080000 ）
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ハイブリッド接合を用いた3次元チップにおける配線最適化による低コスト化手法の研究
2025.12 - 2026.3
東京科学大学 工学院 工学院共通経費による顕彰と研究助成 助教インセンティブ研究費
Grant type：Competitive
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障害物が規則的に並ぶ配線層における効率的な配線手法の開発
Grant number：25K24365 2025.7 - 2027.3
日本学術振興会 科学研究費助成事業 研究活動スタート支援
下田 将之
Grant type：Competitive
Grant amount：\2730000 （ Direct Cost: \2100000 、 Indirect Cost：\630000 ）
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極紫外線露光のための高速シミュレーション技術開発およびマスクデータベース構築
Grant number：25K03090 2025.4 - 2029.3
日本学術振興会 科学研究費助成事業 基盤研究(B)
高橋 篤司, 小平 行秀, 下田 将之
Grant type：Competitive
Grant amount：\18850000 （ Direct Cost: \14500000 、 Indirect Cost：\4350000 ）
Teaching Experience
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Experiments of Information and Communications Engineering III
2025.4 Institution：Institute of Science Tokyo