Updated on 2026/03/10

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sakamoto ryuichi
 
Organization
School of Computing Associate Professor
Title
Associate Professor
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Research Areas

  • Informatics / Computer system

Research History

  • Institute of Science Tokyo   School of Computing   Associate Professor

    2024.10

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  • Tokyo Institute of Technology   School of Computing   Associate Professor

    2022.12 - 2024.9

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  • Tokyo Institute of Technology   Global Scientific Information and Computing Center   Associate Professor

    2021.8 - 2022.11

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  • The University of Tokyo   The Graduate School of Information Science and Technology   Assistant Professor

    2016.10 - 2021.7

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  • The University of Tokyo

    2015.4 - 2016.9

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Papers

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MISC

  • イタレーションレベルApproximate Computing手法の提案と予備評価

    和田康孝, 小林諒平, 森江善之, 坂本龍一

    情報処理学会研究報告(Web)   2025 ( HPC-199 )   2025

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  • CNNアクセラレータSNACCの実チップ評価

    戸村遼平, 小島拓也, 天野英晴, 坂本龍一, 近藤正章

    電子情報通信学会技術研究報告   119 ( 286(CPSY2019 41-51)(Web) )   2019

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  • 無線3次元積層チップを用いたDeep Learningアクセラレータのシステムレベルシミュレーション

    大久保 徹以, 小島 拓也, 天野 英晴, 高田 遼, 石井 潤, 坂本 龍一, 近藤 正章, 中村 宏

    第79回全国大会講演論文集   2017 ( 1 )   133 - 134   2017.3

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    Language：Japanese  

    電力効率に優れたDeep Learningアクセラレータの実現において，汎用性・柔軟性の面から，無線3次元積層チップによるメニーコアアーキテクチャを用いたアプローチが有力であると考えられる．しかしながら，このようなアプローチにおいては，現実の大規模Deep Neural Networkを，いかに効率的にアクセラレータ上の命令セットで実装するかが大きな課題となる．本稿では，3次元積層チップによるシステム全体を再現する，システムレベルシミュレータを開発することにより，効率的にシステム全体の評価を行う手法を提案する．

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  • Compiler Toolchain of Deep Learning Accelerator with Wireless 3D Stacked Chips

    116 ( 510 )   357 - 362   2017.3

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    Language：Japanese  

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  • スケーラブルなディープラーニング向けアクセラレータチップの設計と評価 (コンピュータシステム)

    高田 遼, 石川 潤, 坂本 龍一, 近藤 正章, 中村 宏, 大久保 徹以, 小島 拓也, 天野 英晴

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報   116 ( 336 )   1 - 6   2016.11

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    Language：Japanese   Publisher：電子情報通信学会  

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  • リアルタイムシステム向け細粒度パワーゲーティング制御のためのスケジューリング手法の研究

    嶋田裕巳, 坂本龍一, 塚本潤, 和田基, 佐藤未来子, 並木美太郎

    第76回全国大会講演論文集   2014 ( 1 )   175 - 176   2014.3

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    Language：Japanese  

    本研究では細粒度パワーゲーティング(PG)技術を搭載したプロセッサの演算ユニットを対象に，リアルタイムOSによりリアルタイム性を保証しつつ電力を低減させるようなスケジューリング手法を提案する．これまで余裕時間を用いて電力削減効果が現れる損益分岐点(BEP)より短いスリープ期間をBEPまで引き延ばしてオーバヘッド電力を削減していたが，本稿では別のアプローチとして，一部のスリープ期間を可能な限り長い期間引き延ばすことでリーク電力を低減させる．さらにBEP未満で引き延ばされないスリープ期間は電源を遮断しないことでオーバヘッド電力を削減する．本手法を机上で評価し，従来のハードウェアによるPGと比べた電力削減効果を示す．

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  • Development of a fine-grain power-gated CPU "Geyser-3" and adaptive power-off control to the temperature

    USAMI Kimiyoshi, KUDO Masaru, MATSUNAGA Kensaku, KOSAKA Tsubasa, TSURUI Yoshihiro, WANG Weihan, AMANO Hideharu, SAKAMOTO Ryuichi, NAMIKI Mitaro, KONDO Masaaki, NAKAMURA Hiroshi

    IEICE technical report. Dependable computing   113 ( 321 )   135 - 140   2013.11

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    Language：Japanese   Publisher：The Institute of Electronics, Information and Communication Engineers  

    This paper describes a design and control scheme of a microprocessor whose internal function units are power gated at instruction-by-instruction basis. Enabling/disabling the power gating is adaptively controlled under the support of on-chip leakage monitors and the operating system to minimize energy overhead due to sleep-in and wakeup. Measured results of the fabricated chip in the 65nm CMOS technology demonstrated that our approach reduces energy to 21-35% for the range of 25-85℃ as compared to non power-gated case. Energy dissipation was reduced by up to 15% as compared to the conventional fine-grain power gating technique in the same temperature range.

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  • A Chip Evaluation of Cube-1: A multi-core processor with 3D TCI

    AMANO Hideharu, KOIZUMI Yusuke, MIURA Noriyuki, TAKE Yasuhiro, MATSUTANI Hiroki, KURODA Tadahiro, SAKAMOTO Ryuichi, NAMIKI Mitaro, USAMI Kimiyoshi, KONDO Masaaki, NAKAMURA Hiroshi

    IEICE technical report. Computer systems   113 ( 234 )   13 - 18   2013.9

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    Language：Japanese   Publisher：The Institute of Electronics, Information and Communication Engineers  

    Building-block computing system enables to build economical, flexible and tough system autonomously by connecting various chips with wireless TCI (Thru Chip Interface). The first prototype Cube-1 is a heterogeneous multi-core processor consisting of a low power host CPU chip Geyser-Cube providing a fine-grained power gating and multiple low power reconfigurable accelerators called CMA-Cube. By stacking multiple chips ring based network is autonomously formed. The trade-off between performance and energy can be obtained in wide range by changing the number of stacked chips. Now, application programs on systems with 2-chip stack are available, and the network using the TCI of systems with three chips have been verified to work. Successful system operations including 10-hours continuous Linux OS operation are confirmed. Simple filters were implemented on 2-stack Cube-1 and performance acceleration up to about two times was achieved.

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  • Dalvik VMによる細粒度PG制御の動的コード生成

    和田基, 塚本潤, 小林弘明, 高橋昭宏, 坂本龍一, 佐藤未来子, 天野英晴, 近藤正彰, 中村宏, 並木美太郎

    研究報告計算機アーキテクチャ（ARC）   2013 ( 5 )   1 - 8   2013.4

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    Language：Japanese   Publisher：一般社団法人情報処理学会  

    細粒度 PG (Power Gating) 制御を行うプロセッサでは，温度やキャッシュのヒット率などの動的なスリープ要因を適切に反映した命令列を実行することが重要である．本発表では，JIT コンパイラの生成するコードに対して，動的要因として実行時のチップ温度を考慮した細粒度 PG 制御を最適化する方式を提案する．筆者らが研究している Geyser アーキテクチャの細粒度 PG 方式を QEMU ベースである AndroidEmulator によってシミュレートした評価実験において，PG 制御を行わない場合と比較し，VM と JIT コンパイラおよび生成されたコードを実行するプロセス全体で平均 6%，最大 22% でリーク電力を削減することができた。

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  • A design of I/O Library on the Light-weight OS for a Multi/Many-core Parallel Computer

    2012 ( 6 )   1 - 8   2012.7

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    Language：Japanese  

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  • Design and Implementation of OpenCL Library and its Embedded OS for Embedded Many-Core accelerator

    2012 ( 2 )   1 - 10   2012.4

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    Language：Japanese  

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  • OpenCLを用いたメニーコア・アクセラレータの仮想化手法と評価環境の構築

    坂本龍一, 佐藤未来子, 天野英晴, 中村宏, 近藤正章, 並木美太郎

    全国大会講演論文集   2012 ( 1 )   103 - 105   2012.3

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    Language：Japanese   Publisher：一般社団法人情報処理学会  

    携帯電話等の組み込み機器では,汎用のプロセッサと特定用途に特化したプロセッサからなるヘテロな環境からなっている.このような環境では開発コストも大きくなる.また,多彩なアクセラレータが研究,開発されている.そのため,ソフトウェアからアクセラレータを使用する方法に一貫性がなくなっている.そこで,OpenCLやDSLからアクセラレータを使用する方法を提案し,多様化し複雑化するアクセラレータのソフトウェアレイヤからの使用方法に一貫性を持たせることを目的とする.本論文では演算器アレイのモデル化を行いデバイスドライバの開発を行う.さらに,提案手法検証のためにメニーコア・アクセラレータ環境を複数FPGAにて構築し,評価を行う.

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  • リアルタイムシステムにおける細粒度パワーゲーティング制御の研究

    嶋田裕巳, 小林弘明, 高橋昭宏, 坂本龍一, 佐藤未来子, 近藤正章, 天野英晴, 中村宏, 並木美太郎

    全国大会講演論文集   2012 ( 1 )   191 - 193   2012.3

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    Language：Japanese   Publisher：一般社団法人情報処理学会  

    低消費電力を目指し、細粒度パワーゲーティング(PG)技術を搭載したプロセッサ「Geyser」の研究を行っている。PG制御では使用していないユニットへの電源を遮断することで消費リーク電力を削減する。Geyserは各ユニットにおけるPG効果の指標であるBEP (Break Even Point)を持つ。BEPを下回るときにPG制御を行うと消費電力が大きくなり、常にBEPを超えるようにPG制御を行うと実行時間が伸びるという問題がある。本研究では通常のPG制御に加え、リアルタイムタスク実行時に余裕時間が発生した場合、その中でBEPを下回らないようなPG制御を行うスケジューラの実装、評価を行う。余裕時間を用いることで性能の劣化を防ぎ、かつ最適なPG制御による消費電力の削減を目指す。

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Awards

  • コンピュータサイエンス領域奨励賞

    2018.8   情報処理学会  

    坂本 龍一

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Research Projects

  • Deployment of Scalable System Software for Machine Learning Technology to Saving Computing Resources

    Grant number：23K28059  2023.4 - 2027.3

    Japan Society for the Promotion of Science  Grants-in-Aid for Scientific Research  Grant-in-Aid for Scientific Research (B)

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    Grant amount：\18460000 （ Direct Cost: \14200000 、 Indirect Cost：\4260000 ）

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