少数キャリア寿命[用語1]を電気的に評価するテストパターンを提案 少数キャリアの二次元的拡散によるウエハーの抵抗変化量から寿命を抽出 IGBT製造工程であるゲート絶縁膜形成プロセスの評価を実施 IGBTと同じウエハーに作り込め実デバイスに近い少数キャリア寿命を評価

東京工業大学の角嶋邦之助教と岩井洋教授はシリコンCMOSトランジスタのゲート絶縁膜を薄膜化しながらもリーク電流を大幅削減するプロセス技術を開発した。トランジスタの性能向上と低消費電力を両立させる技術で，次世代ＬＳＩ実現にめどをつけると同時に2020年に必要と見込まれるＬＳＩの性能を実現するキープロセスになると期待される。　開発したのは高誘電率ゲート絶縁膜（用語①）とシリコン基板を直接接合するプロセス技術。同技術を用い，等価酸化膜膜厚(EOT，用語②)は2013年に必要とされる0.64nmで，１平方当たり0.65アンペア（A/cm2）という極めて小さなリーク電流を確認した。この値は国際半導体ロードマップ（ＩＴＲＳ，用語④）で要求される値の1000分の1である。

東京工業大学大学院総合理工学研究科の角嶋邦之助教，フロンティア研究センターの岩井洋教授らは，LSI微細化のネックとなっていたゲート絶縁膜の薄膜化に成功した．回路線幅16nm以降の次世代LSI実現の道を開く成果といえる．　微細シリコンCMOSトランジスタの性能向上と低消費電力化のためにHigh-k(高誘電率)ゲート絶縁膜の更なる薄膜化が必須の技術である．しかしながら，ITRS（国際半導体ロードマップ）2007ではゲート絶縁膜の薄膜化は2012年に0.5nmの等価換算膜厚(EOT)に到達し，それ以降は薄膜化が進まないということになっており，その後のCMOS微細化による性能向上に関し大きな懸念となっていた．