研究者詳細 - 中原　啓貴

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ナカハラ　ヒロキ

中原　啓貴

NAKAHARA HIROKI

所属

工学院特定教授

外部リンク

研究キーワード

リコンフィギャラブルシステム
FPGA
機械学習
計算機システム
組込みシステム
多値論理
深層学習

研究分野

情報通信 / ソフトウェア
ものづくり技術（機械・電気電子・化学工学） / 通信工学
情報通信 / 情報ネットワーク
情報通信 / 情報学基礎論

経歴

東北大学未踏スケールデータアナリティクスセンターデータアナリティクス研究部門教授

2023年10月 - 現在

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国名：日本国

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東京工業大学准教授

2016年4月 - 2023年9月

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愛媛大学講師

2014年10月 - 2016年3月

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鹿児島大学助教

2012年10月 - 2014年9月

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九州工業大学大学院情報工学研究院電子情報工学研究系九州工業大学情報工学研究科電子情報系笹尾研究室産学官連携研究員

2007年9月 - 2012年9月

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所属学協会

IPSJ

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IEICE

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IEEE

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論文

A Novel Data Representation Towards Efficient FPGA-based Quantum Computer Simulation.

Haruhiko Hasegawa, Masayuki Shimoda, Hiroki Nakahara, Takefumi Miyoshi

ISMVL 117 - 122 2025年

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掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/ISMVL64713.2025.00031

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その他リンク： https://dblp.uni-trier.de/db/conf/ismvl/ismvl2025.html#HasegawaSNM25
Edge Inference Engine for Deep & Random Sparse Neural Networks with 4-bit Cartesian-Product MAC Array and Pipelined Activation Aligner

Kota Ando, Jaehoon Yu, Kazutoshi Hirose, Hiroki Nakahara, Kazushi Kawamura, Thiem Van Chu, Masato Motomura

2021 IEEE Hot Chips 33 Symposium (HCS) 2021年8月

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掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE

DOI： 10.1109/hcs52781.2021.9567328

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FPGA-Based Inter-layer Pipelined Accelerators for Filter-Wise Weight-Balanced Sparse Fully Convolutional Networks with Overlapped Tiling.

Masayuki Shimoda, Youki Sada, Hiroki Nakahara

Journal of Signal Processing Systems 93 ( 5 ) 499 - 512 2021年

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掲載種別：研究論文（学術雑誌）

DOI： 10.1007/s11265-021-01642-6

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SENTEI: Filter-Wise Pruning with Distillation towards Efficient Sparse Convolutional Neural Network Accelerators.

Masayuki Shimoda, Youki Sada, Ryosuke Kuramochi, Shimpei Sato, Hiroki Nakahara

IEICE Transactions on Information & Systems 103-D ( 12 ) 2463 - 2470 2020年

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掲載種別：研究論文（学術雑誌）

DOI： 10.1587/transinf.2020PAP0013

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その他リンク： https://www.wikidata.org/entity/Q111518609
Fast Monocular Depth Estimation on an FPGA.

Youki Sada, Naoto Soga, Masayuki Shimoda, Akira Jinguji, Shimpei Sato, Hiroki Nakahara

2020 IEEE International Parallel and Distributed Processing Symposium Workshops 143 - 146 2020年

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掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE

DOI： 10.1109/IPDPSW50202.2020.00032

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その他リンク： https://dblp.uni-trier.de/db/conf/ipps/ipdps2020w.html#SadaSSJSN20
Guinness: A GUI based binarized deep neural network framework for software programmers

Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Masayuki Shimoda, Shimpei Sato

IEICE Transactions on Information and Systems E102D ( 5 ) 1003 - 1011 2019年5月

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記述言語：英語掲載種別：研究論文（学術雑誌）出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE

DOI： 10.1587/transinf.2018RCP0002

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Filter-Wise Pruning Approach to FPGA Implementation of Fully Convolutional Network for Semantic Segmentation.

Masayuki Shimoda, Youki Sada, Hiroki Nakahara

Applied Reconfigurable Computing - 15th International Symposium(ARC) 371 - 386 2019年

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掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：Springer

DOI： 10.1007/978-3-030-17227-5_26

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その他リンク： https://dblp.uni-trier.de/db/conf/arc/arc2019.html#ShimodaSN19
An FPGA-based Fine Tuning Accelerator for a Sparse CNN.

Hiroki Nakahara, Akira Jinguji, Masayuki Shimoda, Shimpei Sato

Proceedings of the 2019 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays(FPGA) 186 - 186 2019年

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掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：ACM

DOI： 10.1145/3289602.3293967

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その他リンク： https://dblp.uni-trier.de/rec/conf/fpga/2019
FPGA-Based Training Accelerator Utilizing Sparseness of Convolutional Neural Network.

Hiroki Nakahara, Youki Sada, Masayuki Shimoda, Kouki Sayama, Akira Jinguji, Shimpei Sato

29th International Conference on Field Programmable Logic and Applications(FPL) 180 - 186 2019年

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掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE

DOI： 10.1109/FPL.2019.00036

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その他リンク： https://dblp.uni-trier.de/db/conf/fpl/fpl2019.html#NakaharaSSSJS19
An FPGA Implementation of Real-Time Object Detection with a Thermal Camera.

Masayuki Shimoda, Youki Sada, Ryosuke Kuramochi, Hiroki Nakahara

29th International Conference on Field Programmable Logic and Applications(FPL) 413 - 414 2019年

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掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE

DOI： 10.1109/FPL.2019.00072

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その他リンク： https://dblp.uni-trier.de/db/conf/fpl/fpl2019.html#ShimodaSKN19
A Dataflow Pipelining Architecture for Tile Segmentation with a Sparse MobileNet on an FPGA.

Youki Sada, Masayuki Shimoda, Akira Jinguji, Hiroki Nakahara

International Conference on Field-Programmable Technology(FPT) 267 - 270 2019年

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掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE

DOI： 10.1109/ICFPT47387.2019.00044

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その他リンク： https://dblp.uni-trier.de/db/conf/icfpt/icfpt2019.html#SadaSJN19
Many Universal Convolution Cores for Ensemble Sparse Convolutional Neural Networks.

Ryosuke Kuramochi, Youki Sada, Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara

13th IEEE International Symposium on Embedded Multicore/Many-core Systems-on-Chip(MCSoC) 93 - 100 2019年

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掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE

DOI： 10.1109/MCSoC.2019.00021

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その他リンク： https://dblp.uni-trier.de/db/conf/mcsoc/mcsoc2019.html#KuramochiSSSN19
Power Efficient Object Detector with an Event-Driven Camera for Moving Object Surveillance on an FPGA.

Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara

IEICE Transactions on Information & Systems 102-D ( 5 ) 1020 - 1028 2019年

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掲載種別：研究論文（学術雑誌）

DOI： 10.1587/transinf.2018RCP0005

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その他リンク： https://dblp.uni-trier.de/db/journals/ieicet/ieicet102d.html#ShimodaSN19
BRein Memory: A Single-Chip Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator Achieving 1.4 TOPS at 0.6 W 査読

Kota Ando, Kodai Ueyoshi, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Tetsuya Asai, Tadahiro Kuroda, Masato Motomura

IEEE Journal of Solid-State Circuits 53 ( 4 ) 983 - 994 2018年4月

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記述言語：英語掲載種別：研究論文（学術雑誌）出版者・発行元：Institute of Electrical and Electronics Engineers Inc.

DOI： 10.1109/JSSC.2017.2778702

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An FPGA realization of a random forest with k-means clustering using a high-level synthesis design 査読

Akira Jinguji, Shimpei Sato, Hiroki Nakahara

IEICE Transactions on Information and Systems E101D ( 2 ) 354 - 362 2018年2月

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記述言語：英語掲載種別：研究論文（学術雑誌）出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE

DOI： 10.1587/transinf.2017RCP0006

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A threshold neuron pruning for a binarized deep neural network on an FPGA 査読

Tomoya Fujii, Shimpei Sato, Hiroki Nakahara

IEICE Transactions on Information and Systems E101D ( 2 ) 376 - 386 2018年2月

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記述言語：英語掲載種別：研究論文（学術雑誌）出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE

DOI： 10.1587/transinf.2017RCP0013

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A Lightweight YOLOv2: A Binarized CNN with A Parallel Support Vector Regression for an FPGA. 査読

Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Shimpei Sato

Proceedings of the 2018 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, FPGA 2018, Monterey, CA, USA, February 25-27, 2018 31 - 40 2018年

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出版者・発行元：ACM

DOI： 10.1145/3174243.3174266

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Power Efficient Object Detector with an Event-Driven Camera on an FPGA. 査読

Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara

Proceedings of the 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies, HEART 2018, Toronto, ON, Canada, June 20-22, 2018 10:1-10:6 2018年

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出版者・発行元：ACM

DOI： 10.1145/3241793.3241803

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Demonstration of Object Detection for Event-Driven Cameras on FPGAs and GPUs. 査読

Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara

28th International Conference on Field Programmable Logic and Applications, FPL 2018, Dublin, Ireland, August 27-31, 2018 461 - 462 2018年

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出版者・発行元：IEEE

DOI： 10.1109/FPL.2018.00090

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A High-speed Low-power Deep Neural Network on an FPGA based on the Nested RNS: Applied to an Object Detector. 査読

Hiroki Nakahara, Tsutomu Sasao

IEEE International Symposium on Circuits and Systems, ISCAS 2018, 27-30 May 2018, Florence, Italy 1 - 5 2018年

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出版者・発行元：IEEE

DOI： 10.1109/ISCAS.2018.8351850

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A Performance Per Power Efficient Object Detector on an FPGA for Robot Operating System (ROS). 査読

Haoxuan Cheng, Shimpei Sato, Hiroki Nakahara

Proceedings of the 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies, HEART 2018, Toronto, ON, Canada, June 20-22, 2018 20:1-20:4 2018年

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出版者・発行元：ACM

DOI： 10.1145/3241793.3241814

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A Demonstration of FPGA-Based You Only Look Once Version2 (YOLOv2). 査読

Hiroki Nakahara, Masayuki Shimoda, Shimpei Sato

28th International Conference on Field Programmable Logic and Applications, FPL 2018, Dublin, Ireland, August 27-31, 2018 457 - 458 2018年

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出版者・発行元：IEEE

DOI： 10.1109/FPL.2018.00088

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New Generation Dynamically Reconfigurable Processor Technology for Accelerating Embedded AI Applications. 査読

Taro Fujii, Takao Toi, Teruhito Tanaka, Katsumi Togawa, Toshiro Kitaoka, Kengo Nishino, Noritsugu Nakamura, Hiroki Nakahara, Masato Motomura

2018 IEEE Symposium on VLSI Circuits, Honolulu, HI, USA, June 18-22, 2018 41 - 42 2018年

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出版者・発行元：IEEE

DOI： 10.1109/VLSIC.2018.8502438

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A Ternary Weight Binary Input Convolutional Neural Network: Realization on the Embedded Processor. 査読

Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara

48th IEEE International Symposium on Multiple-Valued Logic, ISMVL 2018, Linz, Austria, May 16-18, 2018 174 - 179 2018年

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出版者・発行元：IEEE

DOI： 10.1109/ISMVL.2018.00038

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A fully connected layer elimination for a binarizec convolutional neural network on an FPGA 査読

Hiroki Nakahara, Tomoya Fujii, Shimpei Sato

2017 27th International Conference on Field Programmable Logic and Applications, FPL 2017 1 - 4 2017年10月

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：Institute of Electrical and Electronics Engineers Inc.

DOI： 10.23919/FPL.2017.8056771

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On-chip memory based binarized convolutional deep neural network applying batch normalization free technique on an FPGA 査読

Haruyoshi Yonekawa, Hiroki Nakahara

Proceedings - 2017 IEEE 31st International Parallel and Distributed Processing Symposium Workshops, IPDPSW 2017 98 - 105 2017年6月

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：Institute of Electrical and Electronics Engineers Inc.

DOI： 10.1109/IPDPSW.2017.95

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A Random Forest Using a Multi-valued Decision Diagram on an FPGA 査読

Hiroki Nakahara, Akira Jinguji, Simpei Sato, Tsutomu Sasao

Proceedings of The International Symposium on Multiple-Valued Logic 266 - 271 2017年6月

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE Computer Society

DOI： 10.1109/ISMVL.2017.40

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An FPGA realization of a deep convolutional neural network using a threshold neuron pruning 査読

Tomoya Fujii, Simpei Sato, Hiroki Nakahara, Masato Motomura

Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 10216 268 - 280 2017年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：Springer Verlag

DOI： 10.1007/978-3-319-56258-2_23

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An object detector based on multiscale sliding window search using a fully pipelined binarized CNN on an FPGA. 査読

Hiroki Nakahara, Haruyoshi Yonekawa, Shimpei Sato

International Conference on Field Programmable Technology, ICFPT 2017, Melbourne, Australia, December 11-13, 2017 168 - 175 2017年

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出版者・発行元：IEEE

DOI： 10.1109/FPT.2017.8280135

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A Batch Normalization Free Binarized Convolutional Deep Neural Network on an FPGA (Abstract Only). 査読

Hiroki Nakahara, Haruyoshi Yonekawa, Hisashi Iwamoto, Masato Motomura

Proceedings of the 2017 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, FPGA 2017, Monterey, CA, USA, February 22-24, 2017 290 - 290 2017年

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掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：ACM

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その他リンク： http://dblp.uni-trier.de/db/conf/fpga/fpga2017.html#conf/fpga/NakaharaYIM17
In-memory area-efficient signal streaming processor design for binary neural networks.

Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Kota Ando, Kodai Ueyoshi, Kazutoshi Hirose, Kentaro Orimo, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Tetsuya Asai, Masato Motomura

IEEE 60th International Midwest Symposium on Circuits and Systems(MWSCAS) 116 - 119 2017年

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掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE

DOI： 10.1109/MWSCAS.2017.8052874

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その他リンク： https://dblp.uni-trier.de/db/conf/mwscas/mwscas2017.html#YonekawaSNAUHOT17
All binarized convolutional neural network and its implementation on an FPGA. 査読

Masayuki Shimoda, Shimpei Sato, Hiroki Nakahara

International Conference on Field Programmable Technology, ICFPT 2017, Melbourne, Australia, December 11-13, 2017 291 - 294 2017年

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出版者・発行元：IEEE

DOI： 10.1109/FPT.2017.8280163

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LUT Cascades Based on Edge-Valued Multi-Valued Decision Diagrams: Application to Packet Classification 査読

Hiroki Nakahara, Tsutomu Sasao, Hisashi Iwamoto, Munehiro Matsuura

IEEE JOURNAL ON EMERGING AND SELECTED TOPICS IN CIRCUITS AND SYSTEMS 6 ( 1 ) 73 - 86 2016年3月

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記述言語：英語掲載種別：研究論文（学術雑誌）

DOI： 10.1109/JETCAS.2016.2528638

Web of Science

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An FFT Circuit Using Nested RNS in a Digital Spectrometer for a Radio Telescope 査読

Hiroki Nakahara, Tsutomu Sasao, Hiroyuki Nakanishi, Kazumasa Iwai, Tohru Nagao, Naoya Ogawa

2016 IEEE 46TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2016) 60 - 65 2016年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/ISMVL.2016.35

Web of Science

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An FFT Circuit for a Spectrometer of a Radio Telescope using the Nested RNS including the Constant Division. 査読

Hiroki Nakahara, Hiroyuki Nakanishi, Kazumasa Iwai, Tsutomu Sasao

SIGARCH Computer Architecture News 44 ( 4 ) 44 - 49 2016年

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DOI： 10.1145/3039902.3039911

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An Update Method for a Low Power CAM Emulator Using an LUT Cascade Based on an EVMDD (k) 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura, Hisashi Iwamoto

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING 26 ( 1-2 ) 109 - 123 2016年

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記述言語：英語掲載種別：研究論文（学術雑誌）

Web of Science

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その他リンク： http://dblp.uni-trier.de/db/journals/mvl/mvl26.html#journals/mvl/NakaharaSMI16
A Memory-Based Realization of a Binarized Deep Convolutional Neural Network 査読

Hiroki Nakahara, Haruyoshi Yonekawa, Tsutomu Sasao, Hisashi Iwamoto, Masato Motomura

2016 INTERNATIONAL CONFERENCE ON FIELD-PROGRAMMABLE TECHNOLOGY (FPT) 277 - 280 2016年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/FPT.2016.7929552

Web of Science

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An Acceleration of a Random Forest Classification using Altera SDK for OpenCL 査読

Hiroki Nakahara, Akira Jinguji, Tomonori Fujii, Simpei Sato

2016 INTERNATIONAL CONFERENCE ON FIELD-PROGRAMMABLE TECHNOLOGY (FPT) 289 - 292 2016年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/FPT.2016.7929555

Web of Science

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An RNS FFT Circuit Using LUT Cascades Based on a Modulo EVMDD 査読

Hiroki Nakahara, Tsutomu Sasao, Hiroyuki Nakanishi, Kazumasa Iwai

Proceedings of The International Symposium on Multiple-Valued Logic 2015- 97 - 102 2015年9月

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE Computer Society

DOI： 10.1109/ISMVL.2015.41

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A Memory-Based IPv6 Lookup Architecture Using Parallel Index Generation Units 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura, Hisashi Iwamoto, Yasuhiro Terao

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS E98D ( 2 ) 262 - 271 2015年2月

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記述言語：英語掲載種別：研究論文（学術雑誌）

DOI： 10.1587/transinf.2014RCP0006

Web of Science

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A dynamically reconfigurable mixed analog-digital filter bank 査読

Hiroki Nakahara, Hideki Yoshida, Shin-Ich Shioya, Renji Mikami, Tsutomu Sasao

Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 9040 267 - 279 2015年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：Springer Verlag

DOI： 10.1007/978-3-319-16214-0_22

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A Deep Convolutional Neural Network Based on Nested Residue Number System 査読

Hiroki Nakahara, Tsutomu Sasao

2015 25TH INTERNATIONAL CONFERENCE ON FIELD PROGRAMMABLE LOGIC AND APPLICATIONS 1 - 6 2015年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/FPL.2015.7293933

Web of Science

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A Packet Classifier Based on Prefetching EVMDD (k) Machines 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS E97D ( 9 ) 2243 - 2252 2014年9月

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記述言語：英語掲載種別：研究論文（学術雑誌）

DOI： 10.1587/transinf.2013LOP0020

Web of Science

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AN UPDATE METHOD FOR A CAM EMULATOR USING AN LUT CASCADE BASED ON AN EVMDD (K) 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

2014 IEEE 44TH INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL 2014) 1 - 6 2014年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/ISMVL.2014.9

Web of Science

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Automatic Adjustment System for Optical Interconnection Transmitter Using Improved Particle Swarm Optimization 査読

Kenichi Ohhata, Hiroki Nakahara, Takuya Inoue, Toru Yazaki, Norio Chujo, Takuma Nishimoto

2014 14TH INTERNATIONAL SYMPOSIUM ON INTEGRATED CIRCUITS (ISIC) 584 - 587 2014年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/ISICIR.2014.7029441

Web of Science

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A Heterogeneous Multi-valued Decision Diagram Machine for Encoded Characteristic Function for Non-zero Outputs 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING 23 ( 3-4 ) 365 - 377 2014年

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記述言語：英語掲載種別：研究論文（学術雑誌）

Web of Science

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その他リンク： http://dblp.uni-trier.de/db/journals/mvl/mvl23.html#journals/mvl/NakaharaSM14
An AWF Digital Spectrometer for a Radio Telescope 査読

Hiroki Nakahara, Hiroyuki Nakanishi, Kazumasa Iwai

2014 INTERNATIONAL CONFERENCE ON RECONFIGURABLE COMPUTING AND FPGAS (RECONFIG) 1 - 6 2014年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/ReConFig.2014.7032503

Web of Science

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A machine to evaluate decomposed multi-terminal multi-valued decision diagrams for characteristic functions 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

Proceedings of The International Symposium on Multiple-Valued Logic 90 - 95 2013年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE Computer Society

DOI： 10.1109/ISMVL.2013.6

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An architecture for IPv6 lookup using parallel index generation units 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 7806 59 - 71 2013年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：Springer

DOI： 10.1007/978-3-642-36812-7_6

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A virus scanning engine using an MPU and an IGU based on row-shift decomposition 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

IEICE Transactions on Information and Systems E96-D ( 8 ) 1667 - 1675 2013年

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記述言語：英語掲載種別：研究論文（学術雑誌）出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE

DOI： 10.1587/transinf.E96.D.1667

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A HIGH-SPEED FFT BASED ON A SIX-STEP ALGORITHM: APPLIED TO A RADIO TELESCOPE FOR A SOLAR RADIO BURST 査読

Hiroki Nakahara, Kazumasa Iwai, Hiroyuki Nakanishi

PROCEEDINGS OF THE 2013 INTERNATIONAL CONFERENCE ON FIELD-PROGRAMMABLE TECHNOLOGY (FPT) 430 - 433 2013年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/FPT.2013.6718406

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A PACKET CLASSIFIER USING LUT CASCADES BASED ON EVMDDS (K) 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

2013 23RD INTERNATIONAL CONFERENCE ON FIELD PROGRAMMABLE LOGIC AND APPLICATIONS (FPL 2013) PROCEEDINGS 1 - 6 2013年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/FPL.2013.6645518

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A packet classifier using parallel EVMDD (k) machine 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

Proceedings - IEEE 7th International Symposium on Embedded Multicore/Manycore System-on-Chip, MCSoC 2013 43 - 48 2013年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE Computer Society

DOI： 10.1109/MCSoC.2013.26

Scopus

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A regular expression matching circuit: Decomposed non-deterministic realization with prefix sharing and multi-character transition 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

MICROPROCESSORS AND MICROSYSTEMS 36 ( 8 ) 644 - 664 2012年11月

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記述言語：英語掲載種別：研究論文（学術雑誌）

DOI： 10.1016/j.micpro.2012.05.009

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A Design Method of a Regular Expression Matching Circuit Based on Decomposed Automaton 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS E95D ( 2 ) 364 - 373 2012年2月

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記述言語：英語掲載種別：研究論文（学術雑誌）

DOI： 10.1587/transinf.E95.D.364

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On a wideband fast fourier transform using piecewise linear approximations: Application to a radio telescope spectrometer 査読

Hiroki Nakahara, Hiroyuki Nakanishi, Tsutomu Sasao

Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 7439 ( 1 ) 202 - 217 2012年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：Springer

DOI： 10.1007/978-3-642-33078-0_15

Scopus

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A low-cost and high-performance virus scanning engine using a binary CAM emulator and an MPU 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 7199 202 - 214 2012年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：Springer

DOI： 10.1007/978-3-642-28365-9_17

Scopus

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A Comparison of Multi-Valued and Heterogeneous Decision Diagram Machines 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

JOURNAL OF MULTIPLE-VALUED LOGIC AND SOFT COMPUTING 19 ( 1-3 ) 203 - 217 2012年

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記述言語：英語掲載種別：研究論文（学術雑誌）

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その他リンク： http://dblp.uni-trier.de/db/journals/mvl/mvl19.html#journals/mvl/NakaharaSM12
Multi-Terminal Multi-Valued Decision Diagrams for Characteristic Function Representing Cluster Decomposition 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

2012 42ND IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL) 148 - 153 2012年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/ISMVL.2012.45

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On a wideband fast fourier transform for a radio telescope. 査読

Hiroki Nakahara, Hiroyuki Nakanishi, Tsutomu Sasao

SIGARCH Computer Architecture News 40 ( 5 ) 46 - 51 2012年

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DOI： 10.1145/2460216.2460225

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A Regular Expression Matching Circuit Based on a Decomposed Automaton 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

RECONFIGURABLE COMPUTING: ARCHITECTURES, TOOLS AND APPLICATIONS 6578 16 - 28 2011年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1007/978-3-642-19475-7_4

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A Comparison of Heterogeneous Multi-valued Decision Diagram Machines for Multiple-output Logic Functions 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

2011 41ST IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC (ISMVL) 125 - 130 2011年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/ISMVL.2011.15

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On a Prefetching Heterogeneous MDD Machine 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

2011 IEEE 54TH INTERNATIONAL MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS (MWSCAS) 2011年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

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A regular expression matching circuit based on a modular non-deterministic finite automaton with multi-character transition

H. Nakahara, M. Matsuura

The 16th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI-2010) 359 - 364 - 364 2010年10月

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記述言語：英語

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A regular expression matching using non-deterministic finite automaton

Hiroki Nakahara

Proc. of Eighth ACM/IEEE International Conference on Formal Methods and Models for Codesign, (MEMOCODE-2010), (IEEE, USA) 73-76 2010年7月

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記述言語：英語

DOI： 10.1109/MEMCOD.2010.5558621

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A realization of index generation functions using modules of uniform sizes

M. Matsuura, H. Nakahara

19th International Workshop on Logic and Synthesis (IWLS-2010) 201-208 2010年6月

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記述言語：英語

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A Packet Classifier Using a Parallel Branching Program Machine 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

13TH EUROMICRO CONFERENCE ON DIGITAL SYSTEM DESIGN: ARCHITECTURES, METHODS AND TOOLS 745 - 752 2010年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/DSD.2010.18

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A Comparison of Architectures for Various Decision Diagram Machines 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

40TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC ISMVL 2010 229 - 234 2010年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/ISMVL.2010.50

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The Parallel Sieve Method for a Virus Scanning Engine 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura, Yoshifumi Kawamura

PROCEEDINGS OF THE 2009 12TH EUROMICRO CONFERENCE ON DIGITAL SYSTEM DESIGN, ARCHITECTURES, METHODS AND TOOLS 809 - + 2009年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/DSD.2009.208

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A Quaternary Decision Diagram Machine and the Optimization of Its Code 査読

Tsutomu Sasao, Hiroki Nakahara, Munehiro Matsuura, Yoshifumi Kawamura, Jon T. Butler

ISMVL: 2009 39TH IEEE INTERNATIONAL SYMPOSIUM ON MULTIPLE-VALUED LOGIC 362 - + 2009年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/ISMVL.2009.35

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A Parallel Branching Program Machine for Emulation of Sequential Circuits 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura, Yoshifumi Kawamura

RECONFIGURABLE COMPUTING: ARCHITECTURES, TOOLS AND APPLICATIONS 5453 261 - + 2009年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1007/978-3-642-00641-8_26

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A Virus Scanning Engine Using a Parallel Finite-Input Memory Machine and MPUs 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura, Yoshifumi Kawamura

FPL: 2009 INTERNATIONAL CONFERENCE ON FIELD PROGRAMMABLE LOGIC AND APPLICATIONS 635 - + 2009年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/FPL.2009.5272396

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Implementations of reconfigurable logic arrays on FPGAs 査読

Tsutomu Sasao, Hiroki Nakahara

ICFPT 2007: INTERNATIONAL CONFERENCE ON FIELD-PROGRAMMABLE TECHNOLOGY, PROCEEDINGS 217 - 223 2007年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/FPT.2007.4439252

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A CAM emulator using look-up table cascades 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

Proceedings - 21st International Parallel and Distributed Processing Symposium, IPDPS 2007; Abstracts and CD-ROM 1 - 8 2007年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）出版者・発行元：IEEE

DOI： 10.1109/IPDPS.2007.370372

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A soft error tolerant LUT cascade emulator 査読

Hiroki Nakahara, Tsutomu Sasao

PROCEEDINGS OF THE 15TH ASIAN TEST SYMPOSIUM 115 - + 2006年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

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A fast logic simulator using a look up table cascade emulator 査読

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

ASP-DAC 2006: 11TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE, PROCEEDINGS 466 - 472 2006年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

DOI： 10.1109/ASPDAC.2006.1594729

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Realization of Sequential Circuits by Look-Up Table Rings

Tsutomu Sasao, Hiroki Nakahara, Munehiro Matsuura, Yukihiro Iguchi

Midwest Symposium on Circuits and Systems 1 I517 - I520 2004年

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記述言語：英語掲載種別：研究論文（国際会議プロシーディングス）

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MISC

アンサンブル学習を用いたスパースCNNのFPGA実装に関して—Many Universal Convolution Cores for Ensemble Sparse Convolutional Neural Networks—VLSI設計技術

倉持亮佑, 佐田悠生, 下田将之, 佐藤真平, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 119 ( 371 ) 67 - 72 2020年1月

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記述言語：日本語出版者・発行元：東京 : 電子情報通信学会

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その他リンク： https://ndlsearch.ndl.go.jp/books/R000000004-I030250032
畳み込みニューラルネットワークを用いた単眼深度推定のFPGA実装について—An FPGA Implementation of Monocular Depth Estimation—VLSI設計技術

佐田悠生, 下田将之, 佐藤真平, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 119 ( 371 ) 73 - 78 2020年1月

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記述言語：日本語出版者・発行元：東京 : 電子情報通信学会

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その他リンク： https://ndlsearch.ndl.go.jp/books/R000000004-I030250044
意味的領域分割のための組み込みシステム向け疎な全畳み込みニューラルネットワークのFPGA実装の検討—Filter-wise Pruning Approach to FPGA Implementation of Fully Convolutional Network for Semantic Segmentation—VLSI設計技術

下田将之, 佐田悠生, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 118 ( 430 ) 25 - 30 2019年1月

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記述言語：日本語出版者・発行元：東京 : 電子情報通信学会

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その他リンク： https://ndlsearch.ndl.go.jp/books/R000000004-I029501244
特徴マップを空間分割したCNNのFPGAにおける小メモリ実装—Spatial-Separable Convolution : Low memory CNN for FPGA—VLSI設計技術

神宮司明良, 下田将之, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 118 ( 457 ) 7 - 12 2019年

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記述言語：日本語出版者・発行元：東京 : 電子情報通信学会

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その他リンク： https://ndlsearch.ndl.go.jp/books/R000000004-I029575870
全2値化畳み込みニューラルネットワークとそのFPGA実装について : FPT2017デザインコンテスト参加報告—All Binarized Convolutional Neural Network and Its implementation on an FPGA : FPT2017 Design Competition Report

下田将之, 佐藤真平, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117 ( 378 ) 7 - 11 2018年1月

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記述言語：日本語出版者・発行元：東京 : 電子情報通信学会

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その他リンク： https://ndlsearch.ndl.go.jp/books/R000000004-I028823442
FPGA向けディープラーニング開発環境GUINNESSについて—GUINNESS : A GUI based Binarized Deep Neural Network Framework for an FPGA

中原啓貴, 米川晴義, 藤井智也, 下田将之, 佐藤真平

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117 ( 221 ) 51 - 56 2017年9月

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記述言語：日本語出版者・発行元：東京 : 電子情報通信学会

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その他リンク： https://ndlsearch.ndl.go.jp/books/R000000004-I028572859
依頼講演 BRein Memory : バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ (集積回路)

安藤洸太, 植吉晃大, 折茂健太郎, 米川晴義, 佐藤真平, 中原啓貴, 池辺将之, 浅井哲也, 高前田伸也, 黒田忠広, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117 ( 167 ) 101 - 106 2017年7月

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記述言語：日本語出版者・発行元：電子情報通信学会

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依頼講演 BRein Memory : バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ (情報センシング)

安藤洸太, 植吉晃大, 折茂健太郎, 米川晴義, 佐藤真平, 中原啓貴, 池辺将之, 浅井哲也, 高前田伸也, 黒田忠広, 本村真人

映像情報メディア学会技術報告 = ITE technical report 41 ( 25 ) 101 - 106 2017年7月

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記述言語：日本語出版者・発行元：映像情報メディア学会

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畳み込みニューラルネットワークの全2値化に関する一検討—Consideration of All Binarized Convolutional Neural Network

下田将之, 藤井智也, 米川晴義, 佐藤真平, 中原啓貴

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117 ( 153 ) 131 - 136 2017年7月

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記述言語：日本語出版者・発行元：東京 : 電子情報通信学会

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その他リンク： https://ndlsearch.ndl.go.jp/books/R000000004-I028441350
2値ディープニューラルネットワークと組込み機器への応用

中原啓貴

システム制御情報学会研究発表講演会講演論文集 61 8p 2017年5月

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記述言語：日本語出版者・発行元：システム制御情報学会

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疎行列演算による3値化ディープニューラルネットワークの高速化 (リコンフィギャラブルシステム)

米川晴義, 佐藤真平, 中原啓貴, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 117 ( 46 ) 7 - 11 2017年5月

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記述言語：日本語出版者・発行元：電子情報通信学会

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畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について (リコンフィギャラブルシステム)

藤井智也, 佐藤真平, 中原啓貴, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116 ( 417 ) 55 - 60 2017年1月

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記述言語：日本語出版者・発行元：電子情報通信学会

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電力性能効率に優れた二値化ディープニューラルネットワークのFPGA実装 (リコンフィギャラブルシステム)

米川晴義, 中原啓貴, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116 ( 417 ) 127 - 132 2017年1月

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記述言語：日本語出版者・発行元：電子情報通信学会

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メモリベースに基づく2値化深層畳込みニューラルネットワークの実現 (リコンフィギャラブルシステム)

中原啓貴, 米川晴義, 笹尾勤, 岩本久, 本村真人

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 116 ( 210 ) 63 - 68 2016年9月

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記述言語：日本語出版者・発行元：電子情報通信学会

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Nested RNSの定数除算を用いた深層畳込みニューラルネットワークのFPGA実現について (リコンフィギャラブルシステム)

中原啓貴, 笹尾勤, 岩本久

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 ( 400 ) 227 - 232 2016年1月

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記述言語：日本語出版者・発行元：電子情報通信学会

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Nested RNSの定数除算を用いた深層畳込みニューラルネットワークのFPGA実現について (VLSI設計技術)

中原啓貴, 笹尾勤, 岩本久

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 ( 398 ) 227 - 232 2016年1月

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記述言語：日本語出版者・発行元：電子情報通信学会

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Nested RNSを適用した電波望遠鏡デジタル分光器用FFT回路に関して (リコンフィギャラブルシステム)

中原啓貴, 笹尾勤, 中西裕之

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 ( 343 ) 39 - 44 2015年12月

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記述言語：日本語出版者・発行元：電子情報通信学会

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離散粒子群最適化を用いたNested RNSに基づくディープニューラルネットワークの設計法について (リコンフィギャラブルシステム)

小川達也, 中原啓貴, 笹尾勤

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 ( 228 ) 63 - 68 2015年9月

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記述言語：日本語出版者・発行元：電子情報通信学会

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Nested RNSを用いた深層畳込みニューラルネットワークに関して (リコンフィギャラブルシステム)

中原啓貴, 笹尾勤

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 115 ( 109 ) 91 - 96 2015年6月

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記述言語：日本語出版者・発行元：電子情報通信学会

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電波望遠鏡用AWF型デジタル分光器に関して (VLSI設計技術)

中原啓貴, 中西裕之, 岩井一正

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114 ( 426 ) 67 - 72 2015年1月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

電波望遠鏡は天体から放射される電波を受信し,分光器を用いてスペクトル解析を行う装置である.既存の分光器は受信した電波に対し,まず,窓関数(Window function)をかけ,高速フーリエ変換(FFT)を行う.そして,ノイズを除去するため,周波数スペクトルの積算処理(Accumulation)を行う.この順序で処理を行う分光器をWFA型分光器という.WFA型分光器は国際開発プロジェクトCASPERにてFPGAボードを用いて実現されており,様々な電波望遠鏡で利用されている.しかしAD変換器の高速化が進んでおり,数百MHzで動作するFPGAと数十GHzで動作するAD変換器間でギャップが生じているためP並列FFTを用いている.パイプライン方式のN点FFTをP個FPGAに実現するにはメモリ量O(N)のオンチップメモリがPlogN個必要であるためボトルネックとなっていた,本論文では,計算順序を入れ替えたAWF型分光器を提案する.AWF型分光器は時間領域で積算処理を行ってノイズを除去してからFFTを行う.AWF型分光器は逐次実行するFFTを用いることが出来るため,オンチップメモリをオフチップメモリで実現できる.CASPERで公開されているROACH2ボード上にAWF型分光器を実装して従来のWFA型分光器を比較を行い,提案手法が優れていることを明らかにする.

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EVBDDに基づくLUTカスケードを用いたCAMエミュレータの更新法に関して (リコンフィギャラブルシステム)

櫛山賢佑, 中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113 ( 325 ) 7 - 12 2013年11月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

インターネットの爆発的な普及により,ルータの消費電力が問題になっている一方,トラフィックは増加し続けている.従って,高速かつ低消費電力な検索アーキテクチャが必要である.著者らはEdge-Valued Binary Decision Diagram(EVBDD)に基づくLUTカスケードを用いたCAMエミュレータを提案してきた.提案手法は連想メモリ(TCAM:Ternary Content Addressable Memory)と比較して,消費電力が小さく高速であり,FPGA上の実現に向く.インターネットでは検索データの更新が頻繁に生じるため,動作中の更新が必要である.本論文ではEVBDDに基づくLUTカスケードの更新方法について述べる.提案手法は登録ベクトルの入力数nに比例したO(n)のアルゴリズムであり,高速に更新することができる.Xilinx社のZynqに搭載されているARMプロセッサに更新アルゴリズムを実現し,実用的であることを示す.また,既存の手法との比較を行い,EVBDDに基づくLUTカスケードが高速かつコンパクトであることを示す.

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太陽電波バースト測定用電波望遠鏡の分光器における並列FFTに関して (リコンフィギャラブルシステム)

中原啓貴, 知識陽平, 岩井一正, 中西裕之

電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113 ( 325 ) 1 - 6 2013年11月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

電波望遠鏡は天体から放射される電波を受信し,解析を行う装置である.分光器は受信した電波に対してFFTを行い,周波数スペクトルを出力する,太陽電波バーストは極めて短時間に変化する現象であるため,時間分解能に優れた高速なFFTが必要である.本論文では,Six-Step FFTアルゴリズムに基づく並列FFT回路の実現法について述べる.提案FFTはN点FFTを6ステージのパイプライン処理で実行する.第1,3,6ステージは転置回路で実現する.第2,5ステージはP並列√<N>点FFTで実現する.第4ステージはP点ひねり係数回路で実現する.提案回路は転置回路を必要とするが,N点FFTを√<N>点FFTに分解するため,FFT回路の面積を押さえることができ,並列化実現に向く.提案並列FFTをXilinx社Virtex 7 VC707評価ボードに実装して既存手法と比較を行い,提案並列FFTは4.52〜22.64倍高速であった.

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並列インデックス生成器を用いたIPv6検索アーキテクチャに関して (コンピュータシステム)

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告 : 信学技報 112 ( 376 ) 25 - 30 2013年1月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

インターネットの爆発的な普及により,ルータの消費電力が問題になっている一方で,トラフィックは増加し続けている.従って,高速かつ低消費電力なIP検索アーキテクチャが必要である.また, IPv4アドレスの枯渇により,次世代IPv6が急速に普及している.本論文では,メモリをベースにしたIPv6検索アーキテクチャを実現する.IPv6のプレフィックスを直接メモリで実現した場合,メモリ量が指数関数的に爆発していまい,実現できない.本論文では,並列インデックス生成器を用いてIPv6検索アーキテクチャを実現する.既存の手法との比較を行い,並列インデックス生成器が高速かつコンパクトであることを示す.

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AS-1-3 分割MTMDDs for CFに基づく多値プロセッサに関して(AS-1.環境・社会に優しい回路とシステム,シンポジウムセツション)

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会ソサイエティ大会講演論文集 2012 "S - 5"-"S-6" 2012年8月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

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区分線形近似回路を用いた広帯域高速フーリエ変換器に関して電波望遠鏡用分光器への適用

中原啓貴, 中西裕之, 笹尾勤

電子情報通信学会技術研究報告. VLD, VLSI設計技術 112 ( 114 ) 43 - 48 2012年6月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

電波望遠鏡において,分光器はアンテナで受信した天体からの電波に対して高速フーリエ変換(FFT)を行い,周波数成分を解析する.FFTは基数2^kの高速フーリエ回路(R2^k FFT)で実現できる.電波天文学で要求される広帯域フーリエ変換を既存の手法で実現した場合,回転因子を格納するメモリが大きくなり過ぎ実現できない.本論文では回転因子を区分線形近似回路を用いて実現する.区分線形近似回路は関数をセグメントに分割し,各セグメントを一次関数で近似するため,小規模のメモリ,乗算器,加算器,及びわずかな論理回路で実現できる.メモリを用いた区分線形近似回路を用いたR2^k FFTをAltera社FPGAに実装し他のFFTライブラリと比較を行った結果,Altera社のFFTライブラリやメモリを直接用いたR2^k FFTよりも2^<14>倍広帯域なFFTを同一FPGA上に実現できた.ALUT数に関してはパイプライン化CORDICよりも7.54倍小さく,セレクタを用いた区分線形近似回路よりも2.61倍小さかった.メモリを用いた区分線形近似回路は組込みメモリが必要であるが,実装したFPGAで内臓量の4.6%と実現可能な量である.また,2^<27>-FFTを1秒で行うSETI spectrometerと比較を行った.同じ2^<27>-FFTでは提案回路は41.62倍高速であり,8倍広帯域な2^<30>-FFTでも提案回路は5.20倍高速であった.

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分割MTMDDs for CFマシンについて(再構成処理とリアルタイム処理,FPGA応用及び一般)

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告. VLD, VLSI設計技術 111 ( 397 ) 31 - 36 2012年1月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

分割した回路を表現する多値決定グラフとして分割MTMDDs for CF(Decomposed multi-terminal multi-valued decision diagrams for characteristic function)が提案されている.従来の研究より,分割MTMDDs for CFは複雑な関数をコンパクトに表現できることが知られている.本論文では,分割MTMDDs for CFを模擬するマシンについて述べる.まず,分割MTMDDs for CFについて述べ,分割MTMDDs for CFを評価する命令セットについて述べる.次に,分割MTMDDs for CFを模擬するマシンについて述べる.MCNCベンチマーク関数を用いて他のプロセッサとの比較を行った結果,多出力論理関数の評価に関してFPGA上に実現した分割MTMDDs for CFマシンはNios IIより13.12倍高速であった.また,Atom上のソフトウェアより1.91倍高速であった.消費電力遅延時間積に関して,分割MTMDDs for CFマシンはNios IIより66.84倍小さく,Atomより18.66倍小さかった.

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ヘテロジニアスMDD for ECFNマシンの消費電力遅延時間積に関する一考察 (リコンフィギャラブルシステム)

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告 : 信学技報 111 ( 323 ) 1 - 6 2011年11月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

本論文ではヘテロジニアスMDD for ECFN (Heterogeneous Multi-valued Decision Diagram for Encoded Characteristic Function for Non-zero outputs)を模擬するHMDD for ECFNマシンの消費電力遅延時間積について考察する.まず,多出力論理関数を表現するHMDD for ECFNについて述べる.次にHMDD for ECFNマシンのアーキテクチャについて述べる.そしてHMDD for ECFNマシンの遅延時間と消費電力を実験的に測定し,消費電力遅延時間積を求める.Intel社のCore i5プロセッサ(2.4GHz動作)と比較を行った結果遅延時間に関して,HMDD for ECFNマシンは1.40-4.27倍優れており,消費電力遅延時間積に関してHMDD for ECFNマシンは15.1-46.6倍優れていた.

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オートマトンの分解に基づく正規表現マッチング回路について (システムLSI設計技術(SLDM) Vol.2011-SLDM-148)

中原啓貴, 笹尾勤, 松浦宗寛

情報処理学会研究報告 2010 ( 5 ) 6p 2011年2月

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記述言語：日本語出版者・発行元：情報処理学会

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先読みヘテロジニアスMDDマシンについて

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 110 ( 319 ) 13 - 18 2010年11月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

先読みヘテロジニアスMDDマシンについて述べる.まず,ヘテロジニアスMDDについて述べ,ヘテロジニアスMDDを模擬するマシン(標準ヘテロジニアスMDDマシン)について述べる.次に,インデックスを先読みする方法について述べる.そして,与えられた論理関数に対して,メモリを効率よく使用し平均実行時間を最小にするコードを生成する手法を述べる.FPGAと外付けメモリを用いて標準ヘテロジニアスMDDマシンと先読みヘテロジニアスMDDマシンを実装した.インデックスを先読みすることで,制御回路が簡単になり,動作周波数を18.2%増加できた.また,MCNCベンチマーク関数を用いて比較を行った結果,先読みHMDDMはQDDMと比較して9.57-11.85倍高速であり,Core2Duoと比較して16.22-20.08倍高速であった.

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多文字遷移を行うNFAに基づく正規表現マッチング回路について

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 110 ( 204 ) 13 - 18 2010年9月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

本論文では,NFA(Non-deterministic finite automaton)に基づく正規表現回路の実現法について述べる.正規表現の長さと個数から,NFAの面積複雑度と時間複雑度を求め,NFAに基づく回路がDFAに基づく回路よりも優れていることを示す.提案手法は以下の手順で正規表現回路を生成する.まず,与えられた正規表現をNFAに変換する.次に,NFAの状態数を削減するために,p文字遷移するMNFA(p)(Modular NFA with p-character-consuming transition)に変換する.最後に,p文字を検出するFIMMと,MNFA(p)の状態を模擬するマッチングエレメント(ME)を生成する.オープンソースの侵入検知ソフトウェアであるSNORTの正規表現の一部をXilinx社FPGAに実装し,効率よく実現するMNFA(p)を実験的に求めた.面積当りの性能で比較した結果,提案手法はDFAに基づく手法よりも6.2-18.6倍優れており,通常のNFAに基づく手法よりも1.8倍優れていることがわかった.提案手法ではFPGAのリソース(LUTと組込みメモリ)の使用効率が良いため,安価なFPGAで高性能なシステムが実現可能である.

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A Quaternary Decision Diagram Machine: Optimization of Its Code

Tsutomu Sasao, Hiroki Nakahara, Munehiro Matsuura, Yoshifumi Kawamura, Jon T. Butler

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS E93D ( 8 ) 2026 - 2035 2010年8月

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記述言語：英語

DOI： 10.1587/transinf.E93.D.2026

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A Parallel Branching Program Machine for Sequential Circuits: Implementation and Evaluation

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura, Yoshifumi Kawamura

IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS E93D ( 8 ) 2048 - 2058 2010年8月

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記述言語：英語

DOI： 10.1587/transinf.E93.D.2048

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FPGA上に実現した二つの近似文字列マッチングアルゴリズムの比較

清水敬介, 中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告. VLD, VLSI設計技術 109 ( 462 ) 145 - 150 2010年3月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

テキスト中に現れるパターンの出現位置を求める問題を厳密文字列マッチングという.一方で,パターンを編集したものをテキスト中に求める問題を近似文字列マッチングという.本論文では,3つの編集(削除,挿入,置換)を考える.編集の度合いを定量的に表したものを編集距離という.近似文字列マッチングの多くのアルゴリズムは動的計画法に基づく.本論文では,近似文字列マッチングを動的計画法で求めるNaive法とLL法について述べ,最小編集距離を計算する回路の面積を見積もる.Altera社FPGA上に二つの実現法を実装し,面積と動作周波数を求めた.面積見積り値が実装結果と一致してることを示す.

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並列ふるい法とMPUを用いたウイルス検出エンジンについて

中原啓貴, 笹尾勤, 松浦宗寛, 川村嘉郁

電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 109 ( 320 ) 25 - 30 2009年11月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

本論文では並列ふるい法とMPUを用いたウイルス検出エンジンについて述べる.アンチ・ウイルスソフトClamAVと侵入検知ソフトSNORTのパターンの違いを述べ,侵入検知システムとは異なるウイルス検出エンジンの構成について述べる.ウイルス検出エンジンはMPUとFIMMで構成し,二段階マッチングを行ってウイルスを検出する.第一段階では,並列ハードウェアフィルタを用いて高速に部分マッチングを行い,第二段階では,MPUを用いてウイルスパターンを厳密にマッチングする.大量のウイルスパターンを効率よく格納するため,並列ふるい法を提案する.外付けSRAMとSDRAMとFPGA1個で514287個のClamAVのウイルスパターンを全て格納した.単位面積で正規化したスループットにおいて,提案手法は従来手法よりも1.41倍-31.36倍優れている.

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並列ブランチング・プログラム・マシンを用いた順序回路の模擬について

中原啓貴, 笹尾勤, 松浦宗寛, 川村嘉郁

電子情報通信学会技術研究報告. VLD, VLSI設計技術 108 ( 478 ) 111 - 116 2009年3月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

順序回路を模擬するブランチング・プログラム・マシン(BM)を基本演算要素とし,BMを128台並列に並べたマシン(PBM128)を試作した.PBM128は128台のBMとそれらを接続するプログラマブル接続回路からなる.論理関数を4値の決定グラフで表現し,3アドレス方式4分岐命令で評価する.PBM128上に種々の多出力ベンチマーク関数を実現し,Intel社のCore2Duoと比較を行った.PBM128が必要とするメモリ量はCore2Duoの約4分の1であり,速度は21.4〜96.1倍であった.

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A parallel branching program machine for emulation of sequential circuits

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura, Yoshifumi Kawamura

Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics) 5453 261 - 267 2009年

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記述言語：英語

DOI： 10.1007/978-3-642-00641-8_26

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ハイブリッド法を用いたアドレス生成関数の構成法と更新法について

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 107 ( 418 ) 73 - 78 2008年1月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

κ個の異なる登録ベクトルに対して1からκまでの固有のアドレスを対応させた表を,アドレス表という.アドレス表を表現する関数をアドレス生成関数という.本稿ではハッシュ法とLUTカスケードを用いたアドレス生成関数の実現法(ハイブリッド法)について述べる.ハイブリッド法を用いた回路のハードウェア量を示す.また,登録ベクトルを更新する方法についても述べる.提案手法をFPGA上に実現し,従来手法と比較を行った.面積に関しては実験に用いたパラメータでは,Xilinx社の4入力LUTを用いたCAMのIPの12%となり,Xilinx社のBRAMを用いたCAMのIPの8%となり,LUTカスケードのみで設計した場合の35%となった.またハイブリッド法での登録ベクトルを更新するプログラムは多くのメモリを必要とするが,実用可能な量であった.本手法は従来の手法でFPGA上に実現したCAMに比べ,登録ベクトルの更新には余分の時間がかかるものの,必要なハードウェアは大幅に削減可能である.

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ハイブリッド法を用いたアドレス生成関数の構成法と更新法について

中原啓貴, 笹尾勤, 松浦宗寛

情報処理学会研究報告システムLSI設計技術（SLDM） 2008 ( 2 ) 73 - 78 2008年1月

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記述言語：日本語出版者・発行元：一般社団法人情報処理学会

A個の異なる登録ベクトルに対して１からｋまでの固有のアドレスを対応させた表を，アドレス表という．アドレス表を表現する関数をアドレス生成関数という本稿ではハシシュ法とLUTカスケードを用いたアドレス生成関数の実現法（ハイブリッド法）について述べる．ハイブリッド法を用いた回路のハードウェア量を示す．また，登録ベクトルを更新する方法についても述べる提案手法をFPGA上に実現し，従来手法と比較を行った．面積に関しては実験に用いたパラメータでは，Xilinx社の4入力LUTを用いたCAMのIPの12％となり，Xilinx社のBRAMを用いたCAMのIPの8％となり，LUTカスケードのみで設計した場合の35％となった．またハイブリッド法での登録ベクトルを更新するプログラムは多くのメモリを必要とするが，実用可能な量であった．本手法は従来の手法でFPGA上に実現したCAMに比べ，登録ベクトルの更新には余分の時間がかかるものの，必要なハードウェアは大幅に削減可能である．An address table relates A; different registered vectors to the indices from 1 to k. An address generation function represents the address table. This paper presents a realization of an address generation function with a hybrid method using a hash memory and a look-up table (LUT) cascade. The amount of hardware of the hybrid method is shown. Also, an update method for registered vectors is presented. We compared three different realizations: the hybrid method, CAMs produced by the Xilinx Core Generator, and the multiple LUT cascades. Experimental results show that the area for hybrid method is only 8 to 12 % of the area for Xilinx CAMs, and is 35% of area for the multiple LUT cascades. Although our update method is complicated, the hybrid method requires smaller area and faster than conventional methods.

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その他リンク： http://id.nii.ac.jp/1001/00026848/
決定グラフに基づく論理関数の評価のメモリパッキングを用いた高速化について

田中浩之, 中原啓貴, 松浦宗寛, 笹尾勤

電子情報通信学会技術研究報告. ICD, 集積回路 106 ( 552 ) 45 - 50 2007年3月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

決定グラフに基づく論理関数の評価法について検討する.特に,Quasi-Reduced Multi-valued Decision Diagrams(QRMDDs)に基づく論理関数の評価において,メモリパッキングを用いてメモリを削減し,高速化する方法を提案する.メモリ量を削減することによって,キャッシュミスが減少し,その結果,高速になったものと推測できる.

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A PC-based logic simulator using a look-up table cascade emulator

Hiroki Nakahara, Tsutomu Sasao, Munehiro Matsuura

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E89A ( 12 ) 3471 - 3481 2006年12月

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記述言語：英語

DOI： 10.1093/ietfec/e89-.a.12.3471

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ソフトエラーを回避するLUTカスケード・エミュレータについて

中原啓貴, 笹尾勤

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 106 ( 198 ) 7 - 11 2006年7月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

LUTカスケード・エミュレータは任意の順序回路を実現する.まず,与えられた順序回路の組合せ論理関数部分をLUTカスケードに変換し,LUTカスケードのセルデータをメモリに格納する.次に,セルデータを逐次読み出しながら,多出力論理関数を評価する.LUTカスケード・エミュレータのソフトエラーに対する耐性を向上するために,メモリを誤り訂正符号で符号化し,誤り訂正回路で誤りを訂正する.また,メモリを定期的にスキャンし,潜在しているソフトエラーを検出して修正する.フリップ・フロップはTMRを用いてソフトエラーを回避する.提案手法は1ビットのソフトエラーは全てマスクする.通常のLUTカスケード・エミュレータと比較してミッションタイムを3桁延長させた.

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A memory-based programmable logic device using look-up table cascade with synchronous static random access memories

Kazuyuki Nakamura, Tsutomu Sasao, Munehiro Matsuura, Katsumasa Tanaka, Kenichi Yoshizumi, Hiroki Nakahara, Yukihiro Iguchi

JAPANESE JOURNAL OF APPLIED PHYSICS PART 1-REGULAR PAPERS BRIEF COMMUNICATIONS & REVIEW PAPERS 45 ( 4B ) 3295 - 3300 2006年4月

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記述言語：英語

DOI： 10.1143/JJAP.45.3295

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耐故障性を有するLUTカスケード・エミュレータについて

中原啓貴, 笹尾勤

電子情報通信学会技術研究報告. ICD, 集積回路 105 ( 647 ) 31 - 36 2006年3月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

LUTカスケード・エミュレータは任意の順序回路を実現する.まず,与えられた順序回路の組合せ論理関数部分をLUTカスケードに変換し,LUTカスケードのセルデータをメモリに格納する.次に,セルデータを逐次読み出しながら,多出力論理関数を評価する.耐故障性を向上させるために,論理メモリに自己検査回路を付加する.論理メモリに格納するデータをBerger符号語に置き換え,自己検査回路でデータが符号語であるかを常時監視する.自己検査回路により,論理メモリの多重単方向故障,デコーダの単一縮退故障,接続回路の単一縮退故障を検出可能である.故障が検出された場合には,モニタは,回路を停止し,故障回避モードに移行する.さらに,LUTカスケードのメモリパッキングを利用して,論理メモリの故障箇所を回避して回路を再構成する.これにより,回路の稼働率(アベイラビリティ)を向上させることが可能である.

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A design algorithm for sequential circuits using LUT rings

H Nakahara, T Sasao, M Matsuura

IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES E88A ( 12 ) 3342 - 3350 2005年12月

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記述言語：英語

DOI： 10.1093/ietfec/e88-a.12.3342

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LUTカスケード・エミュレータを用いた論理シミュレーションについて

中原啓貴, 笹尾勤, 松浦宗寛

情報処理学会研究報告システムLSI設計技術（SLDM） 2005 ( 121 ) 185 - 190 2005年11月

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記述言語：日本語出版者・発行元：一般社団法人情報処理学会

本論文では，LUT（Look－Up Table）カスケード・エミュレータを用いたサイクルベース形式論理シミュレーションについて述べる．LUTカスケード・エミュレータとは，複数のLUT（セル）を直列に接線したLUTカスケードを模擬するアーキテクチャである．LUTカスケード・エミュレータは制御部とメモリとレジスタを持ち，書き換え可能な接続回路でメモリと各レジスタの接続を行い，メモリのアドレスを計算する．そして，メモリに格納したセルを読み出す．以上を繰り返して論理回路を評価する．本手法は，LUTカスケード・エミュレータを汎用のPC上でソフトウェアを用いて実現する．本手法のシミュレーション実行時間，及びシミュレーション準備時間はLevelized Compiled Code（LCC）に比べ，18倍～2621倍高速である．This paper shows a cycle-based logic simulation method using an LUT cascade emulator. The LUT cascade emulator is an architecture that emulates LUT cascades , where multiple-output LUTs (cells) are connected in series. The LUT cascade emulator has a control part, a large memory, and registers. It connects the memory to each register by a programmable interconnection circuit, and evaluates the given circuit stored in the memory. This method realizes the LUT cascade emulator on a PC by a software. Experimental results show that this method is 18-2621 times faster than the LCC.

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その他リンク： http://id.nii.ac.jp/1001/00027120/
A Memory-Based Programmable Logic Device Using a Look-Up Table Cascade with Synchronous SRAMs

NAKAMURA Kazuyuki, SASAO Tsutomu, MATSUURA Munehiro, TANAKA Katsumasa, YOSHIZUMI Kenichi, NAKAHARA Hiroki, IGUCHI Yukihiro

Extended abstracts of the ... Conference on Solid State Devices and Materials 2005 314 - 315 2005年9月

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記述言語：英語

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LUTリングを用いた順序回路の合成アルゴリズムについて

中原啓貴, 笹尾勤, 松浦宗寛

電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 103 ( 482 ) 145 - 150 2004年12月

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記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

順序回路をLUTリング上に実現するための手法を示す.本手法は次の二つのステップから成る:まず,与えられた多出力論理関数の出力を分割する.次に,分割した論理関数の各部分集合をカスケード実現し,LUTリングのメモリ上に格納する.また,本論文では,メモリを用いた他の順序回路の実現法との比較を行い,本手法が有効であることを示す.本手法ではメモリ量制限を与えるだけで自動でLUTリングを合成することができ,従来手法と比較して,高速に合成できるという特徴がある.

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受賞

最優秀エンジニア講演賞

2018年 Design Solution Forum 2018

中原啓貴

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Best Demo Award

2017年 IEEE/ACM International Workshop on Reconfigurable Architecture

中原啓貴

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最優秀エンジニア講演賞

2017年 Design Solution Forum 2017

中原啓貴

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最優秀論文賞

2016年多値論理フォーラム

中原啓貴

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Young Researcher Award

2015年 IEEE CASS Shikoku Chapter

中原啓貴

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Kenneth C. Smith Early Career Award

2014年 IEEE International Symposium on ISMVL2013

中原啓貴

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Best Paper Award

2013年 IEEE 7th International Symposium on MCSoC-13

中原啓貴

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船井ベストペーパー賞

2012年第11回情報科学技術フォーラム(FIT2012)

中原啓貴

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SASIMI2010 Outstanding Paper Award

2010年

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MEMOCODE2010 Design Contest Winner Award

2010年

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デザインガイア2009最優秀ポスター発表賞

2009年

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受賞国：日本国

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Excellent Student Award of the IEEE Fukuoka Section Award

2006年

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受賞国：日本国

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共同研究・競争的資金等の研究課題

Binary Vision Transformer の専用ハードウェアに関する研究

研究課題/領域番号：24K02912 2024年4月 - 2029年3月

日本学術振興会科学研究費助成事業基盤研究(B)

中原啓貴, 神宮司明良

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配分額：13000000円（直接経費：10000000円、間接経費：3000000円）

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雑音畳込みニューラルネットワークの研究開発

研究課題/領域番号：19H04078 2019年4月 - 2024年3月

日本学術振興会科学研究費助成事業基盤研究(B)

中原啓貴, 佐野健太郎, 佐藤真平

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配分額：17160000円（直接経費：13200000円、間接経費：3960000円）

白色雑音回路の設計方法は様々あるが、書き換え可能なFPGAをプロトタイプとして選択し、FPGAの基本構成要素であるLUTを使った雑音回路を採用した。今年度は佐野研究グループでは、FPGAを用いた雑音畳み込みをはじめとするニューラルネットワーク回路を回路構成要素であるLUTやDSPブロックに効率よくマッピングする手法について研究開発した。また、FPGAに開発したニューラルネットワークを実装して、その処理速度や使用リソース量を明らかにした。佐藤研究グループでは、雑音畳み込みをはじめとするニューラルネットワークの学習結果を評価して、雑音畳み込みの有用性を明らかにした。また、様々な応用事例に対する評価を行った。中原研究グループでは、雑音を活用した低ビットニューラルネットワークの研究開発を行った。低ビットニューラルネットワークのFPGA回路実装の検討を行った。また、雑音を加えても精度劣化が生じない学習ツールを開発した。実用的な応用事例として、物体検出・自然言語処理・領域分割・クラス分類に適用し、提案手法が有用であることを明らかにした。

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次世代電波望遠鏡用周波数解析装置の研究開発

研究課題/領域番号：15H05304 2015年4月 - 2019年3月

日本学術振興会科学研究費助成事業若手研究(A)

中原啓貴

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配分額：24700000円（直接経費：19000000円、間接経費：5700000円）

分光器の演算順序を入換えたアルゴリズムと剰余数系(Residue Number System: RNS)を適用したFFTを既存設備であるROACH2ボードに実装し, CASPERが公開している既存の分光器と比較して, 50倍の帯域・16384倍の分解能を持つ分光器を実現した. 観測後のデータ分類器をCNN(Convolutional Neural Network)を対象としてハードウェア化した. CNNを低ビット化(Binary)とスパース化(Ternary)し, FPGA実装による実用性を明らかにした.

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多値決定グラフに基く汎用プロセッサの研究開発

研究課題/領域番号：24700050 2012年4月 - 2015年3月

日本学術振興会科学研究費助成事業若手研究(B)

中原啓貴

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配分額：4420000円（直接経費：3400000円、間接経費：1020000円）

新規決定グラフとしてMulti-terminal multiple-valued decision diagram for characteristic function representing cluster decomposition (MTMDD for CF)を提案し、国際会議で発表した。また、そのグラフを応用した枝重み付多値決定グラフの一種であるEdge-valued MDD(k)を用いてパケット分類専用回路と組込み用マルチコアプロセッサを考案し、実装した。実装した回路のノウハウを共同研究企業(NDAのため非公開)に技術移転を行い、実用化した。

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FPGAを用いた応用組込みシステム（主にネットワーク機器）

2008年 - 2012年

JST地域イノベーション創出総合支援事業

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資金種別：競争的資金

FPGAを用いた機器の研究開発。特に、ネットワークのセキュリティ・制御機器に関する高性能・低消費電力システムについて。

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