2025/02/27 更新

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スギノ　ノブヒコ
杉野　暢彦
SUGINO NOBUHIKO
所属
情報基盤センター 教授
職名
教授
外部リンク

学位

  • 工学修士 （ 東京工業大学 ）

  • 博士(工学) （ 東京工業大学 ）

研究分野

  • ものづくり技術（機械・電気電子・化学工学） / 通信工学

  • ものづくり技術（機械・電気電子・化学工学） / 制御、システム工学

学歴

  • 東京工業大学   大学院 理工学研究科   電子物理工学専攻

    - 1992年

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    国名： 日本国

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  • 東京工業大学   工学部   電気電子工学科

    - 1987年

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    国名： 日本国

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経歴

  • 東京工業大学   工学部 電子物理工学科

    1992年

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所属学協会

MISC

  • バンコクだより 東工大から世界へ ～タイ国との連携大学院TAIST-Tokyo Techの取り組み～

    杉野暢彦, 一色 剛, 西原明法, 國枝博昭

    12 ( 4 )   102 - 105   2009年

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  • Unified phase compiler by use of 3-D representation space

    T Miyoshi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES   E88A ( 4 )   838 - 845   2005年4月

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    記述言語：英語   出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG  

    A novel unified phase compiler framework for embedded VLIWs and DSPs is shown. In this compiler, a given program is represented in 3-D representation space, which enables quantitatively estimating required resources and elapsed time. Transformation of a 3-D representation graph that corresponds to a code optimization method for a specific processor architecture is also proposed. The proposal compiler and the code optimization methods are compared with an ordinary compiler in terms of their generated codes. The results demonstrate their effectiveness.

    DOI： 10.1093/ietfec/e88-a.4.838

    Web of Science

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  • Memory allocation and code optimization methods for DSPs with indexed auto-modification

    Y Kaneko, N Sugino, A Nishihara

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES   E88A ( 4 )   846 - 854   2005年4月

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    記述言語：英語   出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG  

    A memory address allocation method for digital signal processors of indirect addressing with indexed auto-modification is proposed. At first, address auto-modification amounts for a given program are analyzed. And then, address allocation of program variables are moved and shifted so that both indexed and simple auto-modifications are effectively exploited. For further reduction in overhead codes, a memory address allocation method coupled with computational reordering is proposed. The proposed methods are applied to the existing compiler, and generated codes prove their effectiveness.

    DOI： 10.1093/ietfec/e88.a.4.846

    Web of Science

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  • Unified phase compiler by use of 3-D representation space

    Takefumi Miyoshi, Nobuhiko Sugino

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E88-A ( 4 )   838 - 845   2005年

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    記述言語：英語   出版者・発行元：Institute of Electronics, Information and Communication, Engineers, IEICE  

    A novel unified phase compiler framework for embedded VLIWs and DSPs is shown. In this compiler, a given program is represented in 3-D representation space, which enables quantitatively estimating required resources and elapsed time. Transformation of a 3-D representation graph that corresponds to a code optimization method for a specific processor architecture is also proposed. The proposal compiler and the code optimization methods are compared with an ordinary compiler in terms of their generated codes. The results demonstrate their effectiveness. Copyright © 2005 The Institute of Electronics, Information and Communication Engineers.

    DOI： 10.1093/ietfec/e88-a.4.838

    Scopus

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  • DSPプログラミング技術の進展

    杉野暢彦

    電子情報通信学会ソサイエティ大会   2002年

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  • Memory Allocation Method for Indirect Addressing with an Index Register

    Yuhei Kaneko Nobuhiko Sugino, Akinori Nishihara

    Proceesings of Asia Pacific Conference on Circuits and Systems   2002年

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  • 非決定要素をもつDSPプログラムの可視化手法

    三好健文, 田所想平, 杉野暢彦

    第17回ディジタル信号処理シンポジウム講演論文集   B2-2   2002年

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  • インデックス修飾更新に有効なアドレス配置手法

    金子雄平, 杉野暢彦, 西原明法

    第17回ディジタル信号処理シンポジウム講演論文集   B2-1   2002年

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  • Memory Allocation Method for Indirect Addressing with an Index Register

    Yuhei Kaneko Nobuhiko Sugino, Akinori Nishihara

    Proceesings of Asia Pacific Conference on Circuits and Systems   2002年

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  • Code optimization technique for indirect addressing DSPs with consideration in local computational order and memory allocation

    N Sugino, A Nishihara

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES   E84A ( 8 )   1960 - 1968   2001年8月

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    記述言語：英語   出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG  

    Digital signal processors (DSPs) usually employ indirect addressing using address registers (ARs) to indicate their memory addresses. which often introduces overhead codes in AR updates for next memory accesses. Reduction of.,uch overhead code is one of the important issued in automatic generation of highly-efficient DSP codes. In this paper, a new automatic address allocation method interpolated with computational order rearrangement at local commutative parts is proposed. The method formulates a given memory access sequence by a graph representation, where several strategies to handle freedom in memory access orders at the computational commutative parts are introduced and examined. A compiler scheme is also extended such that computational order at the commutative parts is rearranged according to the derived memory allocation. The proposed methods are applied to an existing DSP compiler for mu PD77230(NEC), and codes generated for several examples are compared with memory allocations by the conventional methods.

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  • ±2^n自動更新可能な間接アドレッシングDSPのための変数配置の一改善方法

    杉野暢彦, 松浦智之, 西原明法

    第16回ディジタル信号処理シンポジウム講演論文集   777 - 782   2001年

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  • New Cost Evaluation Schemes in Graph-based Memory Allocation Method for a Indirect Addressing DSP

    N. Sugino, T. Matsuura, A. Nishihara

    Proceedings of the 15th European Conference on Circuit Theory and Design   ( II )   221 - 224   2001年

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  • New Cost Evaluation Schemes in Graph-based Memory Allocation Method for a Indirect Addressing DSP

    N. Sugino, T. Matsuura, A. Nishihara

    Proceedings of the 15th European Conference on Circuit Theory and Design   ( II )   221 - 224   2001年

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  • マルチターゲットDSPコンパイラ

    許行洲, 杉野暢彦, 西原明法

    電子情報通信学会技術研究報告   ( DSP2000-18 )   77 - 84   2000年

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  • DSPプログラミングとコンパイラ事例

    杉野暢彦, 西原明法

    高速信号処理応用技術学会誌   l.3 ( 3 )   8 - 14   2000年

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    記述言語：日本語   出版者・発行元：高速信号処理応用技術学会  

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  • DSPプログラミングとコンパイラ事例

    杉野暢彦, 西原明法

    高速信号処理応用技術学会誌   3 ( 3 )   8 - 14   2000年

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  • 後置自動メモリ複製操作付きの命令を有するDSPのための計算順序決定方法とメモリ配置決定方法とそれらのコンパイラへの応用

    杉野暢彦, 橋本淳, 船木春重, 西原明法

    第14回ディジタル信号処理シンポジウム講演論文集   605 - 610   2000年

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  • 新しい重み付評価関数に基づく間接アドレシングDSPのための変数配置方法

    松浦智之, 杉野暢彦, 西原明法

    電子情報通信学会技術研究報告   ( DSP2000-70 )   61 - 66   2000年

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  • Memory Address Allocation Method for an Indirect Addressing DSP with 2^m^ Modulo Update Operations

    T. Haga, N. Sugino, A. Nishihara

    Proceedings of 1999 International Symposium on Intelligent Signal Processing and Communication Systems   605 - 608   1999年

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  • Memory Address Allocation Method for a Indirect Addressing DSP with Considering Modification of Local Computational Order

    N. Sugino, H. Funaki, A. Nishihara

    Proceedings of ISCAS'99   III   496 - 499   1999年

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  • インデックス付ＡＲ自動更新についてのアドレス配置手法

    妹尾竜太郎, 杉野暢彦, 西原明法

    第14回ディジタル信号処理シンポジウム 講演論文集   633 - 638   1999年

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  • 更新レンジの広いアドレスレジスタの複数使用による間接アドレッシングDSPのための効率的なメモリアドレス配置

    小暮央, 杉野暢彦, 西原明法

    第12回回路とシステム(軽井沢)ワークショップ論文集   415 - 420   1999年

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  • Memory Address Allocation Method for an Indirect Addressing DSP with 2^m^ Modulo Update Operations

    T. Haga, N. Sugino, A. Nishihara

    Proceedings of 1999 International Symposium on Intelligent Signal Processing and Communication Systems   605 - 608   1999年

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  • Memory Address Allocation Method for a Indirect Addressing DSP with Considering Modification of Local Computational Order

    N. Sugino, H. Funaki, A. Nishihara

    Proceedings of ISCAS'99   III   496 - 499   1999年

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  • Design of nonuniform FIR filter banks with rational sampling factors

    T Watanabe, Y Shibahara, T Kida, N Sugino

    APCCAS '98 - IEEE ASIA-PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS   69 - 72   1998年

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    記述言語：英語   出版者・発行元：IEEE  

    In this article, a new design method of nonuniform filter banks with rational sampling factors is presented. In the method, supremum of absolute error between input and output is used as an error criteria. With minimizing this error criteria, the method gives the synthesis bank for a given analysis bank. By use of this method, strict filter specifications in other existing methods are no longer required. Furthermore, an iterative design method is extended, so that whole filter bank system has better performance in the defined error criteria.

    Web of Science

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  • Design of FIR・Filter Banks with Rational Sampling Factors

    NOBUHIKO SUGINO

    Proceedings of 1998 IEEE Asia-Pacific Conference on Circuits and Systems   69 - 72   1998年

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    記述言語：英語  

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  • モジュロー更新を考慮した間接アドレッシングのためのメモリ配置手法

    杉野暢彦

    第12回ディジタル信号処理シンポジウム講演論文集   633 - 638   1997年

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  • DSP Code Optimization Methods Utilizing Address Operations at the Codes without Memory Accesses

    NOBUHIKO SUGINO

    IEICE Trans. Fundamentals   E80-A ( 12 )   2562 - 2571   1997年

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  • アドレスレジスタの±2以内の更新命令によるアドレス配置の最適化手法

    杉野暢彦

    第10回 回路とシステム軽井沢ワークショップ偏文集   1997年

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  • DSP Code Optimization Methods Utilizing Address Operations at the Codes without Memory Accesses

    NOBUHIKO SUGINO

    IEICE Trans. Fundamentals   E80-A ( 12 )   2562 - 2571   1997年

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  • DSP code optimization utilizing memory addressing operation

    N Sugino, S Iimuro, A Nishihara, N Fujii

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES   E79A ( 8 )   1217 - 1224   1996年8月

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    記述言語：英語   出版者・発行元：IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG  

    In this paper, DSPs, of which memory addresses are pointed by special purpose registers (address registers: ARs), are assumed, and metheds to derive an efficient memory access pattern for those DSPs are proposed. In such DSPs, programmers must take care for efficient allocation of memory space as well as effective use of registers, in order to derive an efficient program in the sense of execution period. In this paper, memory addresses and AR update operations are modeled by an access graph, and a novel memory allocation method is presented. This method removes cycles and forks in a given access graph, and decides an address location of variables in memory space with less overhead. In order to utileze multiple ARs, methods to assign variables into ARs are investigated. The proposed methods are applied to the compiler for DSP56000 and are proved to be effetive by generated codes for several examples.

    Web of Science

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  • Improved code optimization method utilizing memory addressing operation and its application to DSP compiler

    N Sugino, H Miyazaki, S Iimuro, A Nishihara

    ISCAS 96: 1996 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS - CIRCUITS AND SYSTEMS CONNECTING THE WORLD, VOL 2   249 - 252   1996年

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    記述言語：英語   出版者・発行元：I E E E  

    Web of Science

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  • Computational ordering of adaptive digital networks under pipeline constraints and its application to DSP compilers

    N Sugino, J Vilasdechanon, K LikitAnurucks, A Nishihara

    APCCAS '96 - IEEE ASIA PACIFIC CONFERENCE ON CIRCUITS AND SYSTEMS '96   101 - 104   1996年

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    記述言語：英語   出版者・発行元：I E E E  

    A novel computational ordering of adaptive digital networks for a digital signal processor(DSP) with multiple stages of pipeline is proposed. Optimization techniques for conditional branches are also introduced. By rise of these methods, the number of overhead codes related to pipeline hazards and delayed branches is reduced.

    Web of Science

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  • Dsp Compiler for Matrix and Vector Expressions with Automatic Computational Ordering

    NOBUHIKO SUGINO

    IEICE Transaction   E78-A ( 8 )   989 - 995   1995年

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  • Dsp Compiler for Matrix and Vector Expressions with Automatic Computational Ordering

    NOBUHIKO SUGINO

    IEICE Transaction   E78-A ( 8 )   989 - 995   1995年

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  • Code Optimization Method Utilizing Memory Addressing Operation and its Application to DSP Compiler

    NOBUHIKO SUGINO

    1994 IEEE ASIA-PACIFIC CONFERENCE ON CIRCUIT AND SYSTEMS PROCEEDINGS   1994年

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  • Architecture Driven Computational Ordering and Code Generation Method for DSP Compiler

    NOBUHIKO SUGINO

    1994 IEEE ASIA-PACIFIC CONFERENCE ON CIRCUIT AND SYSTEMS PROCEEDINGS   1994年

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  • Code Optimization Method Utilizing Memory Addressing Operation and its Application to DSP Compiler

    NOBUHIKO SUGINO

    1994 IEEE ASIA-PACIFIC CONFERENCE ON CIRCUIT AND SYSTEMS PROCEEDINGS   1994年

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  • Architecture Driven Computational Ordering and Code Generation Method for DSP Compiler

    NOBUHIKO SUGINO

    1994 IEEE ASIA-PACIFIC CONFERENCE ON CIRCUIT AND SYSTEMS PROCEEDINGS   1994年

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  • Frequency-Domain Simulator of Digital Networks from Structual Description

    NOBUHIKO SUGINO

    Transactions of the IEICE   E73 ( 11 )   1804 - 1806   1990年

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  • Frequency-Domain Simulator of Digital Networks from the Structural Description

    Nobuhiko Sugino, Akinori Nishihara

    Trans.IEICE   E73 ( 11 )   1804 - 1806   1990年

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  • Frequency-Domain Simulator of Digital Networks from Structual Description

    NOBUHIKO SUGINO

    Transactions of the IEICE   E73 ( 11 )   1804 - 1806   1990年

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  • Frequency-Domain Simulator of Digital Networks from the Structural Description

    Nobuhiko Sugino, Akinori Nishihara

    Trans.IEICE   E73 ( 11 )   1804 - 1806   1990年

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  • Computational Ordering of Digital Networks under Pipeline Constraints and its Application to DSP Compilers

    N.Sugino, S.Ohbi A.Nishihara

    The Transactions of the IEICE   E72   12   1989年

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  • Computational Ordering of Digital Networks under Pipeline Constraints and its Application to DSP Compilers

    Nobuhiko Sugino, Seiji Ohbi, Akinori Nishihara

    Application to DSP Compilers   E72 ( 12 )   1299 - 1306   1989年

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  • Computational Ordering of Digital Networks under Pipeline Constraints and its Application to DSP Compilers

    N.Sugino, S.Ohbi A.Nishihara

    The Transactions of the IEICE   E72   12   1989年

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  • Computational Ordering of Digital Networks under Pipeline Constraints and its Application to DSP Compilers

    Nobuhiko Sugino, Seiji Ohbi, Akinori Nishihara

    Application to DSP Compilers   E72 ( 12 )   1299 - 1306   1989年

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  • ディジタル信号処理回路の計算順序決定とそのシグナルプロセッサ用コンパイラへの応用

    杉野暢彦, 年清昭彦, 渡部英二, 西原明法

    電子情報通信学会論文誌(A)   J71-A ( 2 )   327 - 335   1988年

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  • ディジタル信号処理回路の計算順序決定とそのシグナルプロセッサ用コンパイラへの応用

    杉野暢彦

    電子情報通信学会論文誌A   J71-A   2   1988年

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  • Computational Ordering of Digital Networks and its Application to a Compiler System for Digital Signal Processors

    NOBUHIKO SUGINO

    The Transactions of the IEICE   J71-A   2   1988年

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講演・口頭発表等

  • Memory Allocation Method for Indirect Addressing DSPs with ±2n Auto-modification Operations

    2003年 

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  • Memory Allocation Method for Indirect Addressing DSPs with ±2n Auto-modification Operations

    2003年 

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  • マルチVLIWプロセッサ向け高効率コード自動生成についての研究

    STARCシンポジウム2005  2005年 

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    会議種別：ポスター発表  

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  • 三次元表現空間によるモジュール横断最適化コンパイラの実現ための一手法

    第7回 組込みシステム技術に関するサマーワークショップ （SWEST7）  2005年 

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    会議種別：ポスター発表  

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  • Techniques for Analysis and Parallelization of Program by Use Of 3-D Representation Space

    2005年並列／分散／協調処理に関する 『武雄』サマー・ワークショップ（SWoPP武雄2005）  2005年 

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  • コンパイラによる複数最適化方法の統合に関する一考察

    2005年 

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  • ディジタルロックインアンプの実現に関する一考察

    電子情報通信学会回路とシステム研究会  2005年 

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  • インデックス修飾更新に有効なアドレ

    第17回ディジタル信号処理シンポジウム  2002年 

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  • `Memory Allocation Method for Indirect Addressing with Index Register

    Asia Pacific Conference on Circuits and Systems  2002年 

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  • `Memory Allocation Method for Indirect Addressing with Index Register

    Asia Pacific Conference on Circuits and Systems  2002年 

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  • DSP Memory Allocation Method for Indirect Addressing with Wide Range Update Operation by Multiple Registers

    1998 Asia-Pacific Conference on Circuits and Systems  1998年 

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  • Memory Allocation Method for an Indirect Addressing DSP with $2^m$ Modulo Update Operations

    International Symposium on Intelligent Signal Processing and Communication Systems  1999年 

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  • インデクス付き更新を考慮した間接アドレッシングDSPのメモリ配置手法

    第14回ディジタル信号処理シンポジウム  1999年 

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  • Memory Address Allocation Method for an Indirect Addressing DSP with Consideration of Modification in Local Computational Order

    International Symposium on Circuits and Systems '99  1999年 

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  • 更新レンジの広いアドレスレジスタの複数使用による間接アドレシングDSPのための効率的なメモリアドレス配置

    第12回 回路とシステム(軽井沢)ワークショップ  1999年 

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  • 更新レンジの広いアドレスレジスタの複数使用による間接アドレッシングDSPのために効率的なメモリアドレス配置

    第12回 回路とシステム(軽井沢)ワークショップ  1999年 

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  • Memory Allocation Method for an Indirect Addressing DSP with $2^m$ Modulo Update Operations

    International Symposium on Intelligent Signal Processing and Communication Systems  1999年 

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  • Memory Address Allocation Method for an Indirect Addressing DSP with Consideration of Modification in Local Computational Order

    International Symposium on Circuits and Systems '99  1999年 

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  • DSP Memory Allocation Method for Indirect Addressing with Wide Range Update Operation by Multiple Registers

    1998 Asia-Pacific Conference on Circuits and Systems  1998年 

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  • 更新レンジの広い複数アドレスレジス タによる間接アドレッシングDSPのメモリアドレス配置手法

    第11回 回路とシステム(軽井沢)ワークショップ  1998年 

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  • モジュロー更新を考慮した間接アドレッシングのためのメモリ配置方法

    第12回ディジタル信号処理シンポジウム  1997年 

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  • Memory Address Allocation Method for a DSP with +-2 Update Operations in Indirect Addressing

    European Conference on Circuit Theory and Design  1997年 

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  • Code Optimization Techniques based on Computational Re-Ordering and their Application to C-language Compiler for Pipelined DSPs

    1997 International Technical Conference on Circuits/Systems,Computers and Communications  1997年 

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  • Memory Allocation Methods for a DSP with Indirect Addressing Modes and their Application to Compilers

    International Symposium on Circuits and Systems '97  1997年 

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  • アドレスレジスタの$\pm 2$以内の更新命令によるアドレス配置の最適化手法

    第10回 回路とシステム軽井沢ワークショップ  1997年 

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  • Memory Address Allocation Method for a DSP with +-2 Update Operations in Indirect Addressing

    European Conference on Circuit Theory and Design  1997年 

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  • Code Optimization Techniques based on Computational Re-Ordering and their Application to C-language Compiler for Pipelined DSPs

    1997 International Technical Conference on Circuits/Systems,Computers and Communications  1997年 

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  • Memory Allocation Methods for a DSP with Indirect Addressing Modes and their Application to Compilers

    International Symposium on Circuits and Systems '97  1997年 

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  • 間接アドレッシングでのメモリ配置も考慮したDSPコード最適化手法

    第13回ディジタル信号処理シンポジウム  1998年 

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  • Improved Code Optimization Method Utilizing Memory Addressing Operation and its Application to DSP Compiler

    1996 International Symposium on Circuits and Systems  1996年 

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  • DSPコード自動生成におけるメモリアドレシング最適化

    第10回ディジタル信号処理シンポジウム  1995年 

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  • メモリアクセスのないコードも考慮したメモリアドレッシング最適化とDSPコード自動生成

    回路とシステム・VLSI設計技術・デジタル信号処理研究会  1995年 

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  • メモリアドレッシング最適化の改善とそのDSPコンパイラへの応用

    第11回ディジタル信号処理シンポジウム  1996年 

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  • Computational Ordering of Adaptive Digital Networks under Pipeline Constraints and Its Application to DSP Compilers

    IEEE Asia Pacific Conference on Circuits and Systems ' 96  1996年 

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  • DSPコード最適化におけるメモリ配置の改良

    電子情報通信学会基礎・境界ソサイエティ大会  1996年 

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  • Code Optimization Method for DSP's with Multiple Memory Addressing Registers and its Application to Compilers

    IEEE TENCON '96  1996年 

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  • 複数アドレスレジスタについてのメモリアドレッシングの最適化一手法

    回路とシステム・VLSI設計技術・デジタル信号処理研究会  1996年 

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  • Improved Code Optimization Method Utilizing Memory Addressing Operation and its Application to DSP Compiler

    1996 International Symposium on Circuits and Systems  1996年 

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  • Computational Ordering of Adaptive Digital Networks under Pipeline Constraints and Its Application to DSP Compilers

    IEEE Asia Pacific Conference on Circuits and Systems ' 96  1996年 

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  • Code Optimization Method for DSP's with Multiple Memory Addressing Registers and its Application to Compilers

    IEEE TENCON '96  1996年 

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  • 動的再構成可能プロセッサのためのコンテキスト自動抽出とプログラムの等価変換による改善の検討

    電子情報通信学会２００６年ソサイエティ大会，A-3-4  2006年 

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  • マルチプロセッサ用の信号処理アルゴリズム向け最適化コンパイラの研究

    電子情報通信学会２００６年ソサイエティ大会  2006年 

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  • Improved Computational Ordering Method forDSP Compiler to Minimize Latency

    1992 Asia Pacific Conference on Circuits and Systems  1992年 

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  • コンパイラにおける複数のコード最適化方法の統合に関する一考察

    電子情報通信学会 回路とシステム研究会  2006年 

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  • DSPのメモリアドレッシングを活用したコード最適化方法とコンパイラへの応用

    1992年電子情報通信学会秋季大会  1992年 

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  • 確率モデルにもとづく細粒度自動並列化コンパイラの検討

    電子情報通信学会２００６年ソサイエティ大会  2006年 

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  • Improved Computational Ordering Method forDSP Compiler to Minimize Latency

    1992 Asia Pacific Conference on Circuits and Systems  1992年 

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  • 柔軟なシステム設計のためのシミュレーション環境MICSの動作速度の評価

    電子情報通信学会２００７年総合大会  2007年 

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  • `DSP Code Optimization by Use of Code Compression Method Based on Neural Network

    1993年 

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  • 計算順序決定法の改良とDSPコンパイラへの応用($\mu$PD7720, $\mu$PD7725, TMS32010, TMS32020)

    回路とシステム研究会  2009年 

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  • `DSP Code Optimization by Use of Code Compression Method Based on Neural Network

    1993年 

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  • Architecture Driven Computational Ordering and Code Generation Method for DSP Compiler

    1994 Asia Pacific Conference on Circuits and Systems  1994年 

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  • Code Optimization Method Utilizing Memory Addressing Operation and Its Application to DSP Compiler

    1994 Asia Pacific Conference on Circuits and Systems  1994年 

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  • メモリアドレッシングの最適化とDSPコード自動生成

    回路とシステム、ＶＬＳＩ設計技術、デジタル信号処理研究会  1994年 

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  • Architecture Driven Computational Ordering and Code Generation Method for DSP Compiler

    1994 Asia Pacific Conference on Circuits and Systems  1994年 

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  • Code Optimization Method Utilizing Memory Addressing Operation and Its Application to DSP Compiler

    1994 Asia Pacific Conference on Circuits and Systems  1994年 

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  • データドリブンに基づくバス解析の一手法

    2005年 

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  • コンパイラにおける複数最適化方法の統合技術に関する一考察

    電子情報通信学会回路とシステム研究会  2005年 

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  • Techniques for Analysis and Parallelization of Program by Use Of 3-D Representation Space

    2005年並列／分散／協調処理に関する 『武雄』サマー・ワークショップ（SWoPP武雄2005）  2005年 

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  • A technique to analyze bus architecture driven by data stream

    電子情報通信学会回路とシステム研究会  2005年 

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  • 記憶資源の有効利用を図ったDSPコードの自動生成

    第4回ディジタル信号処理シンポジウム  1989年 

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  • Computational Ordering of Digital Networks under Pipeline Constraints and its Application to Compiler for DSPs

    European Conference on Circuit Theory and Design  1989年 

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  • パイプラインを有するDSPに適したディジタルフィルタ計算順序の決定法とそれを応用したコンパイラ

    第2回回路とシステム軽井沢ワークショップ  1989年 

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  • Computational Ordering of Digital Networks under Pipeline Constraints and its Application to Compiler for DSPs

    European Conference on Circuit Theory and Design  1989年 

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  • DSPによる信号処理の実現に適したコンパイラシステムの開発

    第5回ディジタル信号処理シンポジウム  1990年 

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  • ディジタルフィルタの構造記述からの周波数領域シミュレータ

    1990年電子情報通信学会秋季全国大会  1990年 

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  • DSP Compiler for Matrix/Vector Expressions with Automatic Computational Ordering

    1991 European Conference on Circuit Theory and Design  1991年 

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  • Computational Ordering of Adaptive Digital Networks

    1991 International Symposium on Circuits and Systems  1991年 

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  • DSP Compiler for Matrix/Vector Expressions with Automatic Computational Ordering

    1991 European Conference on Circuit Theory and Design  1991年 

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  • Computational Ordering of Adaptive Digital Networks

    1991 International Symposium on Circuits and Systems  1991年 

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  • 第二世代DSP用コンパイラシステム--- 第1世代DSP用コンパイラシステムDIMPLの改良へのアプローチ

    回路とシステム研究会  1987年 

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受賞

  • 電子情報通信学会学術奨励賞

    1997年   電子情報通信学会  

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    受賞区分：国内学会・会議・シンポジウム等の賞  受賞国：日本国

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  • 第2回回路とシステム軽井沢ワークショップ優秀論文賞

    1989年   電子情報通信学会 回路とシステム研究専門委員会  

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    受賞区分：国内学会・会議・シンポジウム等の賞  受賞国：日本国

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共同研究・競争的資金等の研究課題

  • マルチプロセッサ向け高効率コード自動生成についての研究

    2002年 - 2004年

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    資金種別：競争的資金

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  • 信号処理プロセッサ（DSP） コンパイラのためのコード生成及び最適化手法

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    資金種別：競争的資金

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  • Code Generation and Optimization Techniques for Digital Signal Processor Compilers

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    資金種別：競争的資金

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