2026/03/10 更新

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ハラ　ユウコ
原　祐子
HARA YUKO
所属
工学院 特定教授
職名
特定教授
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News & Topics

研究分野

  • 情報通信 / 計算機システム

論文

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MISC

  • Partially-Programmable Circuitを用いた遅延故障の回避手法 (ディペンダブルコンピューティング) -- (組込み技術とネットワークに関するワークショップETNET2016)

    春日井 貴通, 山下 茂, 原 祐子

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報   115 ( 519 )   145 - 150   2016年3月

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    記述言語：日本語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）   出版者・発行元：電子情報通信学会  

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  • Proposal and Quantitative Analysis of the CHStone Benchmark Program Suite for Practical C-based High-level Synthesis

    Yuko Hara, Hiroyuki Tomiyama, Shinya Honda, Hiroaki Takada

    情報処理学会論文誌   50 ( 10 )   2471 - 2483   2009年10月

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    記述言語：英語  

    In general, standard benchmark suites are critically important for researchers to quantitatively evaluate their new ideas and algorithms. This paper proposes CHStone, a suite of benchmark programs for C-based high-level synthesis. CHStone consists of a dozen of large, easy-to-use programs written in C, which are selected from various application domains. This paper also analyzes the characteristics of the CHStone benchmark programs, which will be valuable for researchers to use CHStone for the evaluation of their new techniques. In addition, we present future challenges to be solved towards the practical high-level synthesis.In general, standard benchmark suites are critically important for researchers to quantitatively evaluate their new ideas and algorithms. This paper proposes CHStone, a suite of benchmark programs for C-based high-level synthesis. CHStone consists of a dozen of large, easy-to-use programs written in C, which are selected from various application domains. This paper also analyzes the characteristics of the CHStone benchmark programs, which will be valuable for researchers to use CHStone for the evaluation of their new techniques. In addition, we present future challenges to be solved towards the practical high-level synthesis.

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  • Embedded System Covalidation with RTOS Model and FPGA (IPSJ Transactions on System LSI Design Methodology Vol.1)

    SHIBATA SEIYA, HONDA SHINYA, HARA YUKO

    情報処理学会論文誌 論文誌トランザクション   2008 ( 1 )   126 - 130   2008年11月

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    記述言語：英語   出版者・発行元：情報処理学会  

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  • 関数レベル並列性を活用した動作記述分割手法

    原 祐子, 富山 宏之, 本田 晋也, 高田 広章, 石井 克哉

    情報処理学会研究報告システムLSI設計技術（SLDM）   2008 ( 32 )   37 - 42   2008年3月

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    記述言語：英語   出版者・発行元：一般社団法人情報処理学会  

    本論文では，大規模動作記述プログラムからハードウェアを効率良く生成する動作合成手法を提案する．本提案手法は，いくつかの並列動作可能な関数から構成されるプログラムを入力とし，関数レベルの並列性を最大限に活用しつつ，全体のデータパス面積及びコントロールパス面積を抑えるような動作記述の分割を決定する．この分割問題を整数計画問題として定式化する．実験により，本手法の有効性を示す．This paper proposes a method to efficiently generate hardware from a large behavioral description by behavioral synthesis. For a program consisting of functions which are executable in parallel, this proposed method determines an optimal behavioral-level partitioning which fully exploits the function-level parallelism with simultaneously minimizing the area in the datapath and control path. This partitioning problem is formulated as an integer programming problem. Experimental results demonstrate the effectiveness of our proposed method.

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    その他リンク： http://id.nii.ac.jp/1001/00026805/

  • 関数レベル並列性を活用した動作記述分割手法

    原 祐子, 冨山 宏之, 本田 晋也, 高田 広章, 石井 克哉

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング   107 ( 559 )   37 - 42   2008年3月

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    記述言語：英語   出版者・発行元：一般社団法人電子情報通信学会  

    本論文では,大規模動作記述プログラムからハードウェアを効率良く生成する動作合成手法を提案する.本提案手法は,いくつかの並列動作可能な関数から構成されるプログラムを入力とし,関数レベルの並列性を最大限に活用しつつ,全体のデータパス面積及びコントロールパス面積を抑えるような動作記述の分割を決定する.この分割問題を整数計画問題として定式化する.実験により,本手法の有効性を示す.

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  • CHStone: A benchmark program suite for practical C-based high-level synthesis 査読

    Yuko Hara, Hiroyuki Tomiyama, Shinya Honda, Hiroaki Takada, Katsuya Ishii

    PROCEEDINGS OF 2008 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-10   0 ( 0 )   1192 - +   2008年

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    記述言語：英語   掲載種別：研究発表ペーパー・要旨（全国大会，その他学術会議）  

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  • 動作合成による倍精度浮動小数点型加算器の設計事例

    原 祐子, 冨山 宏之, 本田 晋也, 高田 広章, 石井 克哉

    情報処理学会研究報告組込みシステム（EMB）   2007 ( 4 )   1 - 6   2007年1月

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    記述言語：英語   出版者・発行元：一般社団法人情報処理学会  

    近年、FPGA の容量の増加に伴い、浮動小数点型演算 IP を FPGA に組み込めるようになってきた。しかし、依然としてそのコストが高いことが問題視されている。本論文では、動作合成を用いて、倍精度浮動小数点型の加算器および加減算器を設計した事例を報告する。動作合成において様々な工夫を行い、同じCプログラムから15通りの加算器と21通りの加減算器を設計する。実験結果から、動作合成の有効性ならびに動作合成における各種最適化技術の有効性を示す。Recently, the continuously growing capacity of FPGAs has enabled us to place floating-point arithmetic IPs on FPGAs. The required area for floating-point computations, however, is still high. This paper presents several techniques to design double-precision floating-point adders and adder/subtracters for FPGAs through behavioral synthesis. We generate totally 15 adders and 21 adder/subtracters from the same addition and subtraction functions written in C. From the experimental results, we show the effectiveness of behavioral synthesis techniques for complex arithmetic circuits.

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共同研究・競争的資金等の研究課題

  • リサイクル半導体を活用したサステイナブルかつセキュアIoTプラットフォームの構築

    研究課題/領域番号：24KK0184  2024年9月 - 2028年3月

    日本学術振興会  科学研究費助成事業  国際共同研究加速基金(海外連携研究)

    原 祐子

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    配分額：20930000円 （ 直接経費：16100000円 、 間接経費：4830000円 ）

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  • モビリティ革新に向けた大規模点群のリアルタイム推論のための分散機械学習理論と基盤

    研究課題/領域番号：23H00464  2023年4月 - 2027年3月

    日本学術振興会  科学研究費助成事業  基盤研究(A)

    安積 卓也, 新熊 亮一, 西尾 理志, 原 祐子

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    配分額：46280000円 （ 直接経費：35600000円 、 間接経費：10680000円 ）

    近年注目されているスプリットコンピューティング（SC）技術に関する研究の初年度の進行状況について述べる。SC技術は、単一の機械学習モデルを複数デバイス間で負荷分散して推論する手法である。本研究の目的は、従来の2段階処理を3段階に拡張し、センサデバイス、高機能エッジデバイス（小型AIサーバ）、中央サーバという形で推論処理を分散することである。これにより、リアルタイム推論の実現とデジタルツイン環境でのデータ統合が可能となることを目指す。
    基礎理論の確立とコンピューティング基盤及びPoC（Proof of Concept）基盤の構築を目指し、初年度の研究活動が進められた。具体的には、データ分割技術の理論検討と学習モデルに基づく重要度推定の研究が行われた。これにより、各LiDARデータのデータ量が効率的に削減され、通信コストを最小限に抑えつつ、リアルタイムでの高精度な物体検出と分類が可能となる。さらに、NAS（Neural Architecture Search）を用いたコンピューティング基盤の構築に着手し、エッジデバイス上でのデータ処理の効率化が図られた。この技術は、エッジデバイスでリアルタイムに3次元情報を生成し、車両や歩行者の検出精度を維持しながら通信コストを削減するための基盤となる。さらに、複数のLiDARインフラセンサシミュレーション環境が構築され、PoCの基盤となるデジタルツイン環境を実現した。これにより、提案された技術の効果が評価され、実際のシステムに近い条件でのテストが可能となった。これは、システム全体の性能検証に不可欠な要素である。

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  • Trustworthy IoTシステム設計基盤の構築

    2023年 - 2028年

    科学技術振興機構  戦略的な研究開発の推進 戦略的創造研究推進事業 CREST 

    原 祐子

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    近年、IC製造工程に外部企業が関わることで、IC設計技術(IP)盗用や非正規品流通の問題が深刻化しています。本研究は、ICサプライチェーン全体の安全性要件を抽出・モデル化し、その要件を満たす新たな仕組みを高機能暗号を基盤として構築することで、ICのIP保護と真正性確認の一括した実現を目指します。この仕組みをIC設計時にby-Designで設計情報に組み込むための設計手法とその設計環境を開発します。

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  • IoTエッジ向け組込みハードウェア/ソフトウェアのセキュア設計

    研究課題/領域番号：16817744  2022年 - 2024年

    戦略的な研究開発の推進 戦略的創造研究推進事業 創発的研究支援事業 

    原 祐子

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  • 情報鮮度 AoI に関する基礎理論の確立と多様な情報通信システムへの応用

    研究課題/領域番号：21H03399  2021年4月 - 2024年3月

    日本学術振興会  科学研究費助成事業 基盤研究(B)  基盤研究(B)

    井上 文彰, 桂井 麻里衣, 中山 悠, 西尾 理志, 原 祐子, 久野 大介, 丸田 一輝

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    配分額：17290000円 （ 直接経費：13300000円 、 間接経費：3990000円 ）

    リアルタイム情報共有は，近未来における多様な情報通信アプリケーションを支える最重要機能の一つであると目されている.リアルタイム情報共有の性能評価には遅延時間を始めとする従来の性能指標では不十分であることが知られており，その解決のために近年導入されたのが Age of Information (AoI) の概念である. AoI は情報鮮度を定量化する指標であり，その応用性への高い期待から，最近では活発な研究が国際的に行われ始めている.しかし，AoI の概念を実際のアプリケーションへ応用する上で，「AoI の目標値をいかに客観的かつ合理的に定めるか」という本質的な課題に対し，十分な知見が未だ得られていない.本研究課題は，俯瞰的な理論研究と実際的な応用研究を並行して実施し，それらの成果を統合することにより，多様なシステムへ適用可能な形でこの問題の解決に取り組むことを目的とする.
    本年度は，応用研究の題材として，水中画像伝送システム，車載スモールセルネットワーク，クラウドゲーミングシステム，ならびに人工知能 (AI) エッジ推論システムを取り上げ，これらのシステムの数理モデル化と解析を実施した．特に，水中画像伝送システムについては通信における物理層レベルからのモデル化に加え，深層学習に基づいて情報源・通信路結合符号化と変調を一括化する新たな手法を具体的に検討した．
    また，理論研究については，離散集合ならびに連続値集合上に値を取る二種類の連続時間確率過程について，AoI とモニタリング精度を結びつける定式化ならびに諸量の特徴づけを行った．

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  • 低遅延システムの実現に向けた不完全なネットワーク伝送とコンピューティングの融合

    研究課題/領域番号：20K21789  2020年7月 - 2023年3月

    日本学術振興会  科学研究費助成事業 挑戦的研究(萌芽)  挑戦的研究(萌芽)

    原 祐子, 中山 悠

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    配分額：6370000円 （ 直接経費：4900000円 、 間接経費：1470000円 ）

    本研究では，高いリアルタイム性（低遅延性）を有するInternet of Things (IoT) システムの実現を目指す．IoTでは，コストや消費電力の制約からネットワークや計算リソースが限定される．近似計算は，ネットワーク接続されたIoTシステムで，若干の誤りを許容し高速処理する新たな計算手法として注目されている．本研究は，低遅延IoTシステム実現に向け，ネットワークを越えた近似計算の基本技術の確立に取り組む．受信データが誤りを含むことを許容し，IoT全体でアプリケーションを近似化しようとする，画期的な基盤技術となることが期待される．特に，情報の鮮度 (Age of Information; AoI) に基づき，データ欠損を適切に補完するAC計算手法を新たに開発する．
    本年度は，具体的なアプリケーションから近似計算可能な範囲を探るトップダウン式のアプローチで取り組んだ．IoTの様々な分野で応用展開が可能であると期待される，画像の圧縮通信およびロボット制御（UAV等）の2種のアプリケーションに着目し，シミュレーション環境の構築，および，パラメータ探索を段階的に進め，2年度目以降の研究基盤を構築した．
    本研究はAoIに基づく近似計算手法とAoI制御の2グループ体制で遂行している．前者ではネットワークの誤り率に応じた適切なAoI閾値の設定方針を検討するとともに，近似計算手法の開発に着手した．後者は，AoI閾値の設定方針に応じて，目標となるAoI値を実現するネットワーク制御法を確立するためのデータブロック単位のAoI制御手法の開発に着手した．

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  • 近似計算型組込みシステムの効率的解析・設計のための基盤技術

    研究課題/領域番号：23K20377  2020年4月 - 2025年3月

    日本学術振興会  科学研究費助成事業  基盤研究(B)

    原 祐子

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    配分額：17420000円 （ 直接経費：13400000円 、 間接経費：4020000円 ）

    Internet of Things (IoT) デバイスの発展に伴い、益々膨大なデータが生成される中、IoT/組込みシステム上で即時にデータ処理するエッジコンピューティング技術の確立は、学術研究発展・市場開拓にとって喫緊の課題である。IoTアプリケーションの多くは、多少の計算誤差を許容可能な特徴があり、近似計算という新しいデータ処理技術は、上記の課題の大きなブレークスルーになる。本研究は、IoTアプリケーションを適切に近似計算するための基礎技術を確立する。特に「どの程度」と「どのぐらいの頻度で」という２つの大きな問いに答えるため、近似計算の学術基盤と効率的な利活用技術を確立する。研究代表者は、前年度、これまでの研究成果によって得られた知見を有効活用するAC手法を整理し、不足する部分については新たなAC手法の開発を行った。特に、効率的なプログラム解析を実現するため、Graph Neural Networkを取り入れる方法に着手した。
    本年度は、前年度に引き続き、Graph Neural Networkを用いたプログラム解析手法の実装を進めた。具体的には、ある制約の下で、最も類似性の高いプログラムを部分的に抽出する手法に取り組んだ。さらに、実用的なアプリケーション（様々な方式の機械学習および暗号システムの乱数生成器等）に対してデータ及びアルゴリズム由来の近似化耐性および近似化の影響（ハードウェアコスト）の調査・評価を行った。

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  • 近似計算型組込みシステムの効率的解析・設計のための基盤技術

    研究課題/領域番号：20H04154  2020年4月 - 2025年3月

    日本学術振興会  科学研究費助成事業 基盤研究(B)  基盤研究(B)

    原 祐子

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    配分額：17420000円 （ 直接経費：13400000円 、 間接経費：4020000円 ）

    Internet of Things (IoT) デバイスの発展に伴い、益々膨大なデータが生成される中、IoT/組込みシステム上で即時にデータ処理するエッジコンピューティング技術の確立は、学術研究発展・市場開拓にとって喫緊の課題である。IoTアプリケーションの多くは、多少の計算誤差を許容可能な特徴があり、近似計算という新しいデータ処理技術は、上記の課題の大きなブレークスルーになる。本研究は、IoTアプリケーションを適切に近似計算するための基礎技術を確立する。特に「どの程度」と「どのぐらいの頻度で」という２つの大きな問いに答えるため、近似計算の学術基盤と効率的な利活用技術を確立する。
    研究代表者は、過去の研究成果から実用時間内で解析するためにはアルゴリズムとデータの切り離しが重要であるという知見を得た。本研究でも同様に、対アルゴリズムの定性的モデルと対データの定量的解析を併用して、解析時間と精度の実用性を両立することを検討する。
    本年度は、まず具体的なアプリケーション（ヘルスケアやネットワークのパケットルーティング制御等）へ近似計算を適用するケーススタディを通して、上記のモデルを構築する上での問題点や知見を抽出した。また、そのアプリケーションのアクセラレータ設計において、近似計算手法の適用による効果を定量的に評価した。さらに、近似計算の誤差の評価指標についても検討を行った。

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  • スケーラブルな物理セキュリティを可能にする近似計算の設計基盤と理論の構築

    研究課題/領域番号：20H00590  2020年4月 - 2024年3月

    日本学術振興会  科学研究費助成事業 基盤研究(A)  基盤研究(A)

    冨山 宏之, 佐藤 寿倫, 原 祐子, 李 陽, 請園 智玲, 三浦 典之, 崎山 一男

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    配分額：44850000円 （ 直接経費：34500000円 、 間接経費：10350000円 ）

    スケーラブルな物理セキュリティを可能にする近似計算の設計基盤と理論の構築に向けて、(a)スケーラブルな物理セキュリティを可能にする近似演算回路の開発、(b)物理セキュリティ強度要求に応じたACマスキング回路の自動合成技術の開発、(c)スケーラブルな物理セキュリティに関する安全性指標の理論の構築について研究を実施した。
    (a)スケーラブルな物理セキュリティを可能にする近似演算回路の開発に関して、FPGAを対象として32ビットの可変精度近似乗算器を開発した。また、多くの近似計算回路の構成要素となる半加算器について、その物理的情報漏洩量や物理セキュリティ耐性について、回路シミュレータを利用して調査した。
    (b)物理セキュリティ強度要求に応じたACマスキング回路の自動合成技術の開発に関して、可変精度近似乗算器を利用する高位合成手法を開発した。プログラム中の各乗算について、近似して良いか、あるいは、正確に計算すべきかを自動的に決定する。また、軽量暗号アルゴリズムChaskeyの専用ハードウェアを高位合成の最適化を利用してFPGA実装し、高位合成の最適化が電力解析攻撃への脆弱性に与える影響を評価した。
    (c)スケーラブルな物理セキュリティに関する安全性指標の理論の構築に関して、NISTで選定中の認証付き暗号候補に対して、暗号アルゴリズムの構造、パラメータ、及び演算の違いがソフトウェア実装性能に与える影響を明らかにした。その中で、加算器を用いた候補に対してサイドチャネル攻撃を柔軟に付与する手法を検討した。また、単純電磁波攻撃を用いてニューラルネットワークの活性化関数を識別する手法を提案し、多重パーセプトロンをArduino Unoに実装して攻撃評価を行った。更に、FPGA実装を対象としてサイドチャネル攻撃を評価するフレームワークを作成した。

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  • 小型IoTエッジデバイスの軽量暗号アーキテクチャ設計

    研究課題/領域番号：16817744  2020年 - 2022年

    戦略的な研究開発の推進 戦略的創造研究推進事業 AIP加速課題 

    原 祐子, 李陽

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  • 大量ストリームデータのリアルタイム処理に向けた柔軟なアーキテクチャ探索と設計環境構築

    研究課題/領域番号：16817744  2018年 - 2019年

    戦略的な研究開発の推進 戦略的創造研究推進事業 ACT-I加速課題 

    原 祐子

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  • 組込みシステム設計への近似計算の積極適用による効果的省エネルギー化手法

    研究課題/領域番号：17H04677  2017年4月 - 2020年3月

    日本学術振興会  科学研究費助成事業 若手研究(A)  若手研究(A)

    原 祐子

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    配分額：13910000円 （ 直接経費：10700000円 、 間接経費：3210000円 ）

    IoTアプリケーションの多くは、最終結果に大きな影響を与えずに、計算の一部を近似可能と言う特徴を持つ。これまでも、信号処理において人が知覚できない誤差を許容する実装が行われてきたが、設計者の経験と勘に頼るところが多く、体系化されていなかった。本研究は積極的・体系的にアプリケーションの許容誤差を活用する、組込みシステムの新たな設計パラライムを構築することを目指す。まず、近似計算の静的解析フレームワークSSA-ACを構築した。さらに、3つのIoTアプリケーションに近似計算を適用し、従来の組込みハードウェア設計より効率的な高速化・エネルギー削減を実現したことで、本研究の有効性を実証した。

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  • 大量ストリームデータのリアルタイム処理に向けた柔軟なアーキテクチャ探索と設計環境構築

    研究課題/領域番号：16817744  2016年 - 2017年

    科学技術振興機構  戦略的な研究開発の推進 戦略的創造研究推進事業 ACT-I 

    原 祐子

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    多様な組込み・IoTアプリケーションに利用可能な汎用・柔軟性、計算処理とエネルギーの高効率性という相反する技術課題を両立する、新たな超小型省エネルギープロセッサおよびその設計支援環境を開発します。ビッグデータ社会で絶え間なく生成されるストリームデータを、データセンタ等のクラウドを介さずにエッジ端末内でリアルタイム処理可能にすることで、新サービス創出と社会問題の解決に繋げます。

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  • 誤動作する確率のある次世代素子を積極的に活用するハードウェア設計理論

    研究課題/領域番号：15H02679  2015年4月 - 2020年3月

    日本学術振興会  科学研究費助成事業 基盤研究(B)  基盤研究(B)

    山下 茂, 原 祐子, 冨山 宏之

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    配分額：17810000円 （ 直接経費：13700000円 、 間接経費：4110000円 ）

    信頼性が低い素子を利用して設計する回路は、ある入力に対して間違った出力を行うが、そのエラーが許容できる場合は利用できる。そこで、Approximate Computingの考え方を用いて、どのような場合にエラーが許容できるかについての多くの研究成果を得た。例えば、手書き文字認識CNNに近似乗算器を適用する場合に、その画像識別率、乗算器の回路面積、遅延時間のトレードオフからより良い近似乗算器の設計探索を行う手法を提案した。また、エラーを許容するStochastic Computingに関して、ハードウェア量を減らしながら計算エラーもできるだけ減らすことができる設計手法を考案した。

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  • 階層融合型機能的冗長化による次世代低電力デバイス向け高信頼化設計

    研究課題/領域番号：13416287  2013年 - 2016年

    戦略的な研究開発の推進 戦略的創造研究推進事業 さきがけ 

    原 祐子

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    本研究提案では、次世代低電力デバイスによるシステムの低消費電力化・高信頼化を実現する設計手法を開発します。次世代低電力デバイスは、今まで以上に信頼性・寿命が大きな問題です。機能冗長化という新たな高信頼化手法を確立し、システムの各階層から包括的に適用することで、コスト・信頼性・消費電力効率の改善を目指します。更に、最新FPGAやASICでプロトタイプを作成し、定量的に本研究提案の有効性を評価します。

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    J-GLOBAL

  • 高性能アクセラレーション基盤技術の研究

    研究課題/領域番号：24240005  2012年4月 - 2015年3月

    日本学術振興会  科学研究費助成事業 基盤研究(A)  基盤研究(A)

    中島 康彦, 姚 駿, 原 祐子

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    配分額：27950000円 （ 直接経費：21500000円 、 間接経費：6450000円 ）

    電力効率や性能見通しに難点があるマルチスレッディング機構を投入することなくデータ供給性能を目一杯使う、低電力かつ性能見通しの良いアクセラレーション技術を創出した。従来型演算器アレイ型アクセラレータの弱点であるデータ伝搬オーバヘッドを削減し、さらに、ベクトル演算機構としても利用可能な新しい多数演算器制御方式の12.5mm□LSIを開発した。消費電力はわずかに0.88Watt、電力あたり性能は7.7GFlops/Wattに達した。

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  • フィルムコンピュータ実現のための安定回路構成方式

    研究課題/領域番号：24650020  2012年4月 - 2015年3月

    日本学術振興会  科学研究費助成事業 挑戦的萌芽研究  挑戦的萌芽研究

    中島 康彦, 原 祐子, 浦岡 行治

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    配分額：3900000円 （ 直接経費：3000000円 、 間接経費：900000円 ）

    FPGA上の8ビットCPUにより32ビットOSであるuClinuxが稼働した。また、10000トランジスタのレイアウトも完成した。さらに、動作不能に陥った命令を別の命令により補完する技術、基本ゲート機能を持たせた微小なメモリ機構により論理を補完するPPC技術、三重化を用いないシームレスな故障・不安定モジュール検出機構、故障個所の切り離し機構を確立し、多数演算器型LSIの試作とα線源による故障注入により、耐故障機能の有効性を確認した。

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  • 小さい面積・性能オーバーヘッドで故障を回避する論理回路レベルの設計技術の確立

    研究課題/領域番号：23300019  2011年4月 - 2015年3月

    日本学術振興会  科学研究費助成事業 基盤研究(B)  基盤研究(B)

    山下 茂, 冨山 宏之, 吉田 浩章, 原 祐子

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    配分額：18590000円 （ 直接経費：14300000円 、 間接経費：4290000円 ）

    LUTを回路の一部に使うPPC (Partially Programmable Circuit: 部分的に機能が書き換え可能な回路)と呼ばれる回路モデル用いて、面積および速度の両面のオーバーヘッドを従来の手法よりも少なくしながらも、製造後に判明した故障の一部を修正可能とするための回路の合成手法に関して研究を行い、(1) PPCを用いた回路設計手法、(2) PPCの修正能力を変更せずにLUTの面積コストを削減する手法、 (3) PPCを仕様変更に利用する手法、
    (4) PPCの回路の検証手法、(5) PPCの回路による演算器の高位合成手法、およびPPCの応用方法などに関して研究成果をあげた。

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  • ディペンダブルなLSIの動作合成

    研究課題/領域番号：11J07598  2011年 - 2012年

    日本学術振興会  科学研究費助成事業 特別研究員奨励費  特別研究員奨励費

    原 祐子, 安積 祐子

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    配分額：1600000円 （ 直接経費：1600000円 ）

    今年度はシステムレベルからアプリケーションレベルまで,様々なレイヤーから多面的に,様々な故障に対する高信頼システムの設計技術の研究を行った.
    (1)ソフトエラーに対する耐故障LSI回路の動作合成手法を提案した.演算結果がレジスタに保存されている間に起こるソフトエラーの影響を考慮し,さらに,コスト・性能・信頼性の異なるいくつかの演算器を活用することで,従来の三重化に依らずに,効率良く高信頼LSIを生成する手法を提案した.研究成果は国際会議で発表した.
    (2)アプリケーションの特徴を最大限活用し,ソフトエラー耐性を保証するための最小限のエラーチェックをソフトウェアで行う手法を提案した.研究成果は学術論文誌に採択済みである.
    (3}製造ばらつきによるタイミング違反を,ハードウェアとソフトウェアの両面から補完する効率的なプロセッサの拡張手法を提案した.研究成果は国際会議で発表した.研究成果は本分野で最高峰の国際会議の1つであるASPDACで発表した.
    (4)更に,経年劣化によるタイミング違反をも考慮するよう,(3)の研究を発展させた.研究成果は本分野で最高峰の国際会議の1つであるDATEで発表した.
    (5)製造ばらつきによる歩留まり低下やタイミング違反を抑えるための,高位合成によるRTL回路の生成アルゴリズムを見直した.研究成果は学術論文誌に採択済みである.さらに,国際会議と国内研究会で発表した.
    (6)製造歩留まり低下を解決するための,極小プロセッサの提案,および,その評価を行った.本研究成果は国内研究会で発表した.
    (7)以上の成果について,マルチプロセッサやバイオチップなどの他分野における応用研究を行った.研究成果は国際会議で発表した.

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  • 動作合成を用いた高性能LSIの設計手法の開発

    研究課題/領域番号：08J04590  2008年 - 2010年

    日本学術振興会  科学研究費助成事業 特別研究員奨励費  特別研究員奨励費

    原 祐子, 安積 祐子

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    配分額：1800000円 （ 直接経費：1800000円 ）

    (1)動作合成によって自動合成される回路の面積・性能は,回路中に挿入されるマルチプレクサに大きく依存する.マルチプレクサ挿入を最小化するよう,入力の動作記述を変換する手法を提案した.更に,クロック時間制約を満たしつつ,マルチプレクサの面積を考慮した回路面積最小化手法を提案した.これらの研究を統合することにより,効果的にマルチプレクサが削減され,動作合成がより実用的なものになると期待される.
    (2)昨年度までに提案した,大規模動作記述からハードウェアを動作合成する際の動作記述分割手法,及び,(1)のマルチプレクサ挿入を削減する動作記述の変換手法をまとめ,国際会議の招待講演として発表した.現在の動作合成では,特に大規模動作記述から動作合成する際に,生成される回路の面積や性能が,人手で設計したものに劣るという問題があった.上記の研究は,この問題を解決し,現在の動作合成技術を大幅に改善できるものと期待される.
    (3)近年,LSI回路のソフトエラーに対する堅牢性改善は,大きな課題として着目されている.ソフトエラーによる故障タイミングを考慮した.動作合成中のスケジューリング手法を提案した,従来手法(物理設計や論理合成)に比べ,高い抽象度でソフトエラーの影響を考慮することで,より効率良く,堅牢なシステムを開発可能になる.
    (4)多くのCベース動作合成が入力とする標準Cプログラムより,更に抽象度が高い,ソフトウェアコンポーネントからのHW/SW強調設計手法を確立した.より抽象度が上がることで,更にHW/SWの設計が容易になるものと期待される.

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